[发明专利]半导体器件

摘要

在TFT阵列基板中，在区域(R1)形成有包含栅电极(6a)、源区(45)、漏区(46)、GOLD区(41、42)以及沟道区(40)的薄膜晶体管(T1)。在区域(R2)形成有包含栅电极(6a)、源区(45)、漏区(46)、GOLD区(41、42)以及沟道区(40)的薄膜晶体管(T2)。薄膜晶体管(T2)的GOLD区(41、42)的GOLD长(G1、G2)(0.5μm)，被设定得比薄膜晶体管(T1)的GOLD区(41、42)的GOLD长(G3、G4)(1.5μm)要短。由此，获得实现半导体元件的占有面积减少的半导体器件。

主权项

1.一种半导体器件，包含各自具有半导体层、绝缘膜以及电极、形成于规定的基板上的多个半导体元件，其特征在于，多个所述半导体元件的每一个，具有：形成在所述半导体层上、具有规定的杂质浓度的第1杂质区域，与所述第1杂质区域间隔距离而形成在所述半导体层上、具有规定的杂质浓度的第2杂质区域，在位于所述第1杂质区域和所述第2杂质区域之间的所述半导体层的部分上、与所述第1杂质区域以及所述第2杂质区域分别间隔距离而形成、成为具有规定的沟道长的沟道的沟道区，在位于所述第1杂质区域和所述沟道区之间的所述半导体层的部分上、与所述沟道区相接而形成、具有比所述第1杂质区域低的杂质浓度的第3杂质区域，在位于所述第2杂质区域和所述沟道区之间的所述半导体层的部分上、与所述沟道区相接而形成、具有比所述第2杂质区域低的杂质浓度的第4杂质区域；在多个所述半导体元件的每一个中，所述绝缘膜分别与所述半导体层和所述电极相接地形成在所述半导体层和所述电极之间，所述电极，具有相对的一个侧部和另一个侧部，与所述沟道区、所述第3杂质区域的部分以及所述第4杂质区域的部分相对地重叠形成，从包含所述一个侧部的平面与所述半导体层相交的部分到所述沟道区为止的、所述电极和所述第3杂质区域相对并重叠的部分，以及从包含所述另一个侧部的平面与所述半导体层相交的部分到所述沟道区为止的、所述电极和所述第4杂质区域相对并重叠的部分，在沟道长方向上具有规定的重叠长，多个所述半导体元件，包含：作为所述规定的重叠长而具有第1重叠长的第1元件，以及作为所述规定的重叠长而具有比所述第1重叠长短的第2重叠长的第2元件。