[发明专利]非易失性半导体存储器件及其制造方法无效

专利信息
申请号: 200510079464.7 申请日: 2005-06-23
公开(公告)号: CN1713389A 公开(公告)日: 2005-12-28
发明(设计)人: 三谷祐一郎;松下大介 申请(专利权)人: 株式会社东芝
主分类号: H01L27/105 分类号: H01L27/105;H01L29/788;H01L21/8239;H01L21/336
代理公司: 中国国际贸易促进委员会专利商标事务所 代理人: 康建忠
地址: 日本*** 国省代码: 日本;JP
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摘要: 提供一种非易失性半导体存储器件,该非易失性半导体存储器件包括:选择性地在第一导电类型的主面上形成使得在其间叠置第一栅绝缘膜的浮栅电极、在浮栅电极上形成使得在其间叠置第二栅绝缘膜的控制栅电极、和与各栅电极对应在衬底的主面中形成的第二导电类型的源/漏区。第一栅电极具有在氧化硅膜之间保持氮化硅膜的三层结构,且该氮化硅膜包含三配位氮键。
搜索关键词: 非易失性 半导体 存储 器件 及其 制造 方法
【主权项】:
1.一种非易失性半导体存储器件,该非易失性半导体存储器件包括:第一导电类型的半导体衬底;栅元件,该栅元件在所述半导体衬底上形成并包含:选择性地在所述半导体衬底的主面上形成的第一栅绝缘膜,所述第一栅绝缘膜形成包含氮化硅膜和氧化硅膜的三层结构,所述氮化硅膜夹在所述氧化硅膜之间,所述氮化硅膜包含三配位氮键;在所述第一栅绝缘膜上形成的浮栅电极;在所述浮栅电极上形成的第二栅绝缘膜;和在所述第二栅绝缘膜上形成的控制栅电极;和第二导电类型的源区和漏区,所述源区和漏区在所述衬底的所述主面中形成,所述栅元件被设置在所述源区和漏区之间。
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