[发明专利]快速多周期二进制及十进制加法器单元的高度并行结构

摘要

本发明涉及一种加法器电路用于将两个二进制或两个十进制操作数A和B相加，并且特别地，指的是这样一种处理十进制操作数的加法器电路，其中每一个十进制数位0到9具有一个二进制4位表示。进一步，所述加法器电路包括：a)第一进位支路(12)；b)第二加法器支路(14)；以及c)加前逻辑(22)。

主权项

1.一种加法器电路用于将两个二进制或十进制操作数A和B相加，其中在十进制操作数的情况下每一个十进制数位0到9具有一个二进制4位表示，并且其中十进制-按位运算的执行包括数位和计算：操作数A加操作数B加6；操作数A减操作数B减6；操作数A加操作数B；操作数A减操作数B； 其中十进制数位的进位输出指示着是否需要对数位和进行修正，所述加法器电路包括：a)第一进位支路(12)用以产生“热”进位到每个数位中；b)第二加法器支路(14)用以分别预算对于十进制操作数，假设进位输入值0和1的，所有可能的数位和，A加B，A减B，A加B加6，A减6减B，其特征在于：c)加前逻辑(22)，用于从输入操作数直接计算出进位输出值cy0，cy1，cy2以及cy3；d)所述的加前逻辑(22)完成下面的表达式(1)或其逻辑等效：Cy0＝g0+(g1*p0)+(g2*p0*p1)+(g3*p0*p1*p2)；(1A)Cy1＝g0+(g1*p0)+(g2*p0*p1)+(p0*p1*p2*p3)；(1B)Cy2＝g0+(p0*p1)+(p0*p2)+(p0*g3)+(g1*p2)+(g1*g3)+(p1*g2*g3)；(1C)Cy3＝g0+(p0*p1)+(p0*p2)+(p0*p3)+(g1*p2)+(g1*p3)+(p1*g2*p3)；(1D)。