[发明专利]零件内藏模块及其制造方法有效
申请号: | 200510099553.8 | 申请日: | 2002-01-18 |
公开(公告)号: | CN1767170A | 公开(公告)日: | 2006-05-03 |
发明(设计)人: | 朝日俊行;菅谷康博;小松慎五;中谷诚一 | 申请(专利权)人: | 松下电器产业株式会社 |
主分类号: | H01L21/768 | 分类号: | H01L21/768;H05K3/00 |
代理公司: | 中国专利代理(香港)有限公司 | 代理人: | 陈景峻 |
地址: | 日本*** | 国省代码: | 日本;JP |
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摘要: | 具有电绝缘层101、经电绝缘层叠层的多层第1布线图形102a,102b、电连接处于不同层的第1布线图形间的至少一条第1内通路104以及埋没在电绝缘层101内并安装在多层的第1布线图形中任一图形上的至少一只电子零件103,第1内通路104的至少一条通路在第1布线图形102a、102b的叠层方向上,占据与电子零件103占据的范围重复的范围,而且在该方向上其高度比电子零件103的高度低。因为第1内通路104的高度低,所以可以减小通路直径。从而可以提供高可靠性的能高密度安装的零件内藏模块。 | ||
搜索关键词: | 零件 内藏 模块 及其 制造 方法 | ||
【主权项】:
1.一种零件内藏模块的制造方法,包含:在电绝缘层上形成第1内通路的工序;在第1布线图形上安装电子零件的工序;以及在前述第1布线图形的安装前述电子零件的侧面上,按其顺序对前述电绝缘层和与前述第1布线图形不同的布线图形叠层,通过前述第1内通路电连接经前述电绝缘层对置的前述第1布线图形和前述另外的布线图形,在前述电绝缘层中无间隙地埋没前述某一个电子零件的一部分的工序,其特征为,在前述叠层方向上,前述叠层前的前述电绝缘层的厚度比前述电子零件的高度小。
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H01 基本电气元件
H01L 半导体器件;其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置;专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理;集成电路器件或其特殊部件的制造
H01L 半导体器件;其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置;专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理;集成电路器件或其特殊部件的制造