[发明专利]可抑制比较器失调影响的流水线结构模数转换器无效
| 申请号： | 200510111069.2 | 申请日： | 2005-12-01 |
| 公开（公告）号： | CN1777037A | 公开（公告）日： | 2006-05-24 |
| 发明（设计）人： | 任俊彦;施宇峰;尹文婧;许俊 | 申请（专利权）人： | 复旦大学 |
| 主分类号： | H03M1/34 | 分类号： | H03M1/34;H03M1/36 |
| 代理公司： | 上海正旦专利代理有限公司 | 代理人： | 陆飞;盛志范 |
| 地址： | 20043*** | 国省代码： | 上海;31 |
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| 摘要： | 本发明属集成电路技术领域，具体为一种可抑制比较器失调影响的流水线结构模数转换器。它由采样保持电路、九级流水线模块、末级比较器、时间延迟对齐电路和数字校正电路经电路连接构成。其中，各级流水线模块结构相同，均由余量增益电路、子模数转换器和子数模转换器组成；余量增益电路采用逐级递减原则按比例设计。末级比较器用于校正第9级流水线模块中比较器失调引起的误差。这样，9级子模数转换器和一个比较器共输出19位数据，经过时间延迟电路后得19位同步数据，再经过数字校正电路后得到最后10位量化数据输出。本发明大大提高了模数转换器性能的稳定性。 | ||
| 搜索关键词： | 可抑制 比较 失调 影响 流水线 结构 转换器 | ||
【主权项】：
1、一种可抑制比较器失调影响的流水线结构模数转换器，其特征在于由采样保持电路20，9级流水线模块21～23，末级比较器24，时间延时对齐电路25和数字校正电路26构成，其中，采样保持电路20位于整个模数转换器的最前端，各级流水线模块21～23结构相同，每级流水线模块均由余量增益电路、子模数转换器、子数模转换器组成，它们是将前级流水线的输出量化，然后将量化误差放大2倍作为本级的输出；这些模块中，子模数转换器完全相同，子数模转换器也完全相同，余量增益电路则根据流水线模数转换器的各级要求，采用逐级递减的原则按比例设计；比较器24位于最后一级流水线模块之后，各级流水线模块和比较器24分别与数据延时对齐电路25连接，数据延时对齐电路25与数字校正电路26连接。
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