[发明专利]时钟生成电路和时钟生成方法有效
| 申请号： | 200510115045.4 | 申请日： | 2005-11-23 |
| 公开（公告）号： | CN1885720A | 公开（公告）日： | 2006-12-27 |
| 发明（设计）人： | 山本绅一;冈田浩司;田中正博 | 申请（专利权）人： | 富士通株式会社 |
| 主分类号： | H03L7/08 | 分类号： | H03L7/08;H03L7/099;H03L7/23 |
| 代理公司： | 北京东方亿思知识产权代理有限责任公司 | 代理人： | 赵淑萍 |
| 地址： | 日本神*** | 国省代码： | 日本;JP |
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| 摘要： | 本发明提供了一种时钟生成电路和时钟生成方法，时钟生成电路由小型电路构成的，用于生成频谱扩展时钟并执行参考时钟信号和输出时钟信号的高速和精确的相位控制。频谱扩展时钟生成电路(1)具有相位比较器单元(10)，其比较参考时钟信号(CLKS)与内部时钟信号的相位差，并根据比较结果输出控制电流(IC1)；时钟生成单元(20)，用于生成输出时钟信号(CLKO)；相位差信号调制单元(30)，用于输出控制电流(IC3)；以及延迟单元(40)，用于根据控制电流(IC3)延迟输出时钟，并输出内部时钟信号(CLKN)。 | ||
| 搜索关键词： | 时钟 生成 电路 方法 | ||
【主权项】：
1.一种时钟生成电路，其使用参考时钟作为输入，并根据调制信号执行输出时钟的频谱扩展，所述电路包括：相位比较器单元，用于比较所述参考时钟与内部时钟或分频后的内部时钟之间的相位差，并响应于比较结果输出相位差信号；时钟生成单元，用于响应于所述相位差信号生成输出时钟；相位差信号调制单元，用于根据所述调制信号调制所述相位差信号，并且用于输出相位差调制信号；以及延迟单元，用于根据所述相位差调制信号延迟所述输出时钟，并且用于输出所述内部时钟。
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