[发明专利]半导体集成装置及其设计法和装置、程序、制造法和装置

摘要

一种防止制造工序的充电所造成的栅极氧化膜的击穿、劣化的半导体集成电路。半导体集成电路具有：与晶体管的扩散层11绝缘而设置的栅极(12)；与栅极(12)连接的布线(13、14)；与布线(13)平行、邻接的布线(15)；以及与布线(15)连接的布线(16)。栅极(12)的栅极面积为G_Area，栅极电容为G_Cap。还有，布线(13、14、15、16)各自的面积为MG1_Area、MG2_Area、M1_Area、M2_Area，布线(13)和布线(15)之间的寄生电容为M1_Cap。根据面积算出的天线比(R1)为R1＝{(MG1_Area+MG2_Area)+α(M1_Area+M2_Area)}/G_Area。α是由G_Cap和M1_Cap的函数决定的参数。此时，使得满足R1＜L1(栅极氧化膜出现损坏的规定值)而进行布线的布设。

主权项

1.一种由设计装置来设计半导体集成装置的布线布设的设计方法，其特征在于，使得具有与扩散层绝缘而设置的电极的元件的所述电极的面积对与所述电极连接的第1布线的面积和与第k(k为1及以上的整数)布线平行、邻接的第k+1布线的面积乘以规定的系数ak所得的值的与k＝1至n(n为1及以上的整数)有关的总和的和的面积比成为对所述电极的绝缘膜造成充电损坏的规定的值及以下来进行所述第1～第n+1布线的布设。