[发明专利]时钟生成电路及其方法

摘要

本发明的目的是生成具有在第一分频时钟信号的频率fref/A和第二分频时钟信号的频率fref/(A+1)间的频率freq的输出时钟信号。时钟分频电路(12)有选择地生成分频时钟信号CLK1，CLK2。离散值校正电路(14)控制时钟分频电路(12)，以便如果C＜D，将生成时钟信号CLK2一次和时钟信号CLK1(Q－1)次的过程重复C次，然后，生成时钟信号CLK1 R次，以及如果C＞D，将生成时钟信号CLK1一次和时钟信号CLK2(Q－1)次的过程重复D次，然后生成时钟信号CLK2 R次。A，B和C是满足freq＝fref/(A+C/B)的自然数。在D＝B－C中，如果C＜D，Q是B/C的商，或如果C＞D，Q是B/D的商。

主权项

1.一种时钟生成电路，用于基于通过将具有频率fref的参考时钟信号除以A获得的第一分频时钟信号和通过将所述参考时钟信号除以(A+1)获得的第二分频时钟信号，生成具有在第一分频时钟信号的频率fref/A和第二分频时钟信号的频率fref/(A+1)之间的频率freq的输出时钟信号，所述时钟生成电路包括：分频部件，用于有选择地生成第一分频时钟信号和第二分频时钟信号，并输出被选分频时钟信号作为输出时钟信号；以及校正部件，用于控制所述分频部件以便如果C＜D，将生成第二分频时钟信号一次和生成第一分频时钟信号(Q-1)次的过程重复C次，以及如果C＞D，用于控制所述分频部件以便将生成第一分频时钟信号一次和生成第二分频时钟信号(Q-1)次的过程重复D次，其中，A，B和C是满足下述公式(1)的自然数：freq＝fref(A+C/B) (1)以及其中，D＝B-C，对C＜D，Q是B/C的商，以及对C＞D，Q是B/D的商。