[实用新型]一种计算机组成原理和系统结构的实验装置

摘要

本实用新型涉及一种计算机组成原理和系统结构的实验装置，属计算机教学实验仪器技术领域。该装置包括用于接收个人计算机中调试程序的操作命令的单片机，由装置使用者进行设计和测试的中央处理器，用于存储对中央处理器的功能进行测试的程序的存储器，三态总线驱动器以及三态输出的总线发送接收器。本实用新型装置的优点是，即满足验证性实验又满足开放式、创新式实验，使用者可以在本实用新型装置上设计各种普通CPU、具有流水功能的CPU、具有cache功能的CPU、超标量CPU，并成功地对设计的CPU进行测试。

主权项

1、一种计算机组成原理和系统结构的实验装置，其特征在于该实验装置包括单片机，中央处理器，存储器，第一、第二、第三和第四三态总线驱动器，第一和第二三态输出的总线发送接收器；其中(1)单片机，用于接收个人计算机中调试程序的操作命令，并回送操作命令执行的结果，操作命令用于对中央处理器进行测试；(2)中央处理器，由装置使用者进行设计和调试，中央处理器的时钟由单片机提供；(3)存储器，用于存储上述装置使用者编写的对中央处理器的功能进行测试的程序及其运行结果；(4)第一三态总线驱动器，用于接通或者断开单片机与中央处理器之间的寄存器数据总线和单片机数据总线的逻辑连接；(5)第二三态总线驱动器，用于接通或断开中央处理器与存储器之间的CPU存储器地址总线与存储器地址之间的逻辑连接；(6)第三三态总线驱动器，用于接通或断开单片机与中央处理器之间的CPU存储器地址总线与单片机数据总线的逻辑连接；(7)第四三态总线驱动器，用于接通或断开单片机与存储器之间的存储器地址总线与单片机地址总线的逻辑连接；(8)第一三态输出的总线发送接收器，用于接通或断开中央处理器与存储器之间的CPU数据总线与存储器数据总线的逻辑连接；(9)第二三态输出的总线发送接收器，用于接通或断开单片机与存储器之间的单片机数据总线与存储器数据总线的逻辑连接；上述单片机通过寄存器地址总线、CPU时钟线与中央处理器相连，通过单片机数据总线与第二三态输出的总线发送接收器相连，通过单片机数据总线与第一、第三三态总线驱动器相连，通过单片机地址总线与第四三态总线驱动器相连；上述中央处理器通过寄存器数据总线与第一三态总线驱动器相连，通过CPU数据总线与第一三态输出的总线发送接收器相连，通过CPU存储器地址总线分别与第二、第三三态总线驱动器相连；上述存储器通过存储器数据总线分别与第一、第二三态输出的总线发送接收器相连，通过存储器地址总线分别与第二、第四三态总线驱动器相连。