[发明专利]半导体存储器无效
| 申请号： | 200580011240.0 | 申请日： | 2005-02-09 |
| 公开（公告）号： | CN1942976A | 公开（公告）日： | 2007-04-04 |
| 发明（设计）人： | 前田贤吾;谷川明;西山增治;大堀庄一;平野诚;高岛洋;的场伸次;浅野正通 | 申请（专利权）人： | 夏普株式会社;凸版印刷株式会社 |
| 主分类号： | G11C16/32 | 分类号： | G11C16/32;G11C11/4063;G01F1/12;H03H11/26;H03L7/08 |
| 代理公司： | 中国专利代理(香港)有限公司 | 代理人： | 浦柏明;刘宗杰 |
| 地址： | 日本*** | 国省代码： | 日本;JP |
| 权利要求书： | 查看更多 | 说明书： | 查看更多 |
| 摘要： | 本发明的半导体存储器是使用了DLL电路的半导体存储器，该DLL电路具有对内部时钟与延迟时钟的相位进行比较的相位比较电路和利用来自相位比较电路的信号来调节延迟量的可变延迟附加电路，其中具备下述单元：在脉冲串开始时，将利用内部时钟的1个时钟周期的开始而被锁存为逻辑“1”的第1信号通过伪延迟而输入到可变延迟附加电路；以及利用可变延迟附加电路对通过伪延迟而输入的第1信号的逻辑“1”的持续时间进行检测直至内部时钟的1个时钟周期的结束为止，以持续时间为基础来设定可变延迟附加电路的延迟量的初始值。 | ||
| 搜索关键词： | 半导体 存储器 | ||
【主权项】：
1.一种使用DLL电路的半导体存储器，该DLL电路具有：伪延迟，与相对于外部时钟的内部时钟延迟相当；可变延迟附加电路，设有利用延迟量调整信号来调整延迟量的单元；以及相位比较电路，将内部时钟与经上述可变延迟附加电路和上述伪延迟而输入的延迟时钟的相位进行比较，将延迟量调整信号输出到上述可变延迟附加电路，其特征在于，具备下述单元：在脉冲串开始时，将上述内部时钟的1个时钟周期期间所输出的第1信号通过上述伪延迟而输入到上述可变延迟附加电路；以及利用上述可变延迟附加电路对通过上述伪延迟而输入的上述第1信号的有效逻辑值的持续时间进行检测直至上述内部时钟的1个时钟周期的结束为止，以上述持续时间为基础来设定该可变延迟附加电路的延迟量的初始值。
下载完整专利技术内容需要扣除积分，VIP会员可以免费下载。
该专利技术资料仅供研究查看技术是否侵权等信息，商用须获得专利权人授权。该专利全部权利属于夏普株式会社;凸版印刷株式会社，未经夏普株式会社;凸版印刷株式会社许可，擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作，请联系【客服】
本文链接：http://www.vipzhuanli.com/patent/200580011240.0/，转载请声明来源钻瓜专利网。
