[发明专利]用于内插延迟的电路和方法无效
| 申请号： | 200580033562.5 | 申请日： | 2005-09-27 |
| 公开（公告）号： | CN101036297A | 公开（公告）日： | 2007-09-12 |
| 发明（设计）人： | 加濑清 | 申请（专利权）人： | 飞思卡尔半导体公司 |
| 主分类号： | H03L7/06 | 分类号： | H03L7/06 |
| 代理公司： | 中国国际贸易促进委员会专利商标事务所 | 代理人： | 杜娟 |
| 地址： | 美国得*** | 国省代码： | 美国;US |
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| 摘要： | 提供了一种用于内插延迟的电路(100)和方法。所述电路包括具有内插延迟(120)的延迟锁定环(110)。所述延迟锁定环包括差分反相器(241)、内插电路(220)和差分比较电路(230、250)。所述差分反相器被耦合成接收差分时钟信号(140)，并被耦合成提供被反相的差分时钟信号。所述内插电路被耦合成接收所述时钟信号和所述被反相的时钟信号，并提供内插时钟信号，所述内插时钟信号相对于所述时钟信号具有第一延迟。所述差分比较电路被耦合成接收所述被反相的时钟信号，并被耦合成提供非内插时钟信号，所述非内插时钟信号相对于所述时钟信号具有第二延迟。所述第二延迟对应于所述差分反相器的完整延迟，并且所述第一延迟对应于所述完整延迟的预定分数部分。 | ||
| 搜索关键词： | 用于 内插 延迟 电路 方法 | ||
【主权项】：
1.一种设备，包含具有分数级延迟的延迟锁定环(DLL)，所述DLL包含：延迟级，所述延迟级被耦合成接收差分时钟输入信号并被耦合成提供差分时钟输出信号；分数级延迟比较电路，所述分数级延迟比较电路被耦合成接收所述差分时钟输出信号和所述差分时钟输入信号，并提供第一单端时钟信号，该第一单端时钟信号相对于所述差分时钟输入信号具有第一延迟；和完整级延迟比较电路，所述完整级延迟比较电路被耦合成接收所述差分时钟输出信号或所述差分时钟输入信号其中之一，并被耦合成提供第二单端时钟信号，该第二单端时钟信号相对于所述差分时钟输入信号具有第二延迟。
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