[发明专利]无虚设字节的闪存存储器读出操作法无效
| 申请号： | 200580036861.4 | 申请日： | 2005-08-02 |
| 公开（公告）号： | CN101048823A | 公开（公告）日： | 2007-10-03 |
| 发明（设计）人： | S·佩里瑟蒂 | 申请（专利权）人： | 爱特梅尔股份有限公司 |
| 主分类号： | G11C7/00 | 分类号： | G11C7/00 |
| 代理公司： | 上海专利商标事务所有限公司 | 代理人： | 钱慰民 |
| 地址： | 美国加利*** | 国省代码： | 美国;US |
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| 摘要： | 一种非易失性存储器件(300，见图3)，其在连续读出操作(见图5)时无需在接收一读出命令(505)和扫描输出一第一目标数据字节之间设置任何虚设字节。在接收仅一部分最高位地址比特组(509，511)时投机性地读出一组可能的目标数据字节的最高位比特(513)。在接收一完整目标数据地址(515，517)时，就可得到及扫描输出正确的一组最高位目标数据比特(519，521)。在该扫描输出期间，读出其余的目标数据比特(523)并准备好自下一最高位比特开始作扫描输出。这样，就可在接收完整的读出命令和地址后立即和无中断地得到一读出命令标定的数据字节。 | ||
| 搜索关键词： | 虚设 字节 闪存 存储器 读出 操作法 | ||
【主权项】：
1.一种非易失性存储器件，其包括：一由数据单元组成的比特存储块构成的阵列；一与所述由比特存储块构成的阵列耦合的地址译码器；一读出放大器寄存器；一控制器，其具有使所述读出放大器寄存器与部份的所述由比特存储块构成的阵列选择性地耦合的装置，所述读出放大器寄存器耦合成从每一比特存储块接收一比特或者从一组所述数据单元接收多个高位比特，所述控制器与所述地址译码器及所述读出放大器寄存器耦合；一与所述控制器耦合的时钟发生器；一与所述时钟发生器耦合的时钟输入；一与所述读出放大器寄存器及所述时钟发生器耦合的数据寄存器；一与所述控制器耦合的数据输入；一与所述数据寄存器及所述时钟发生器耦合的选择装置；以及一与所述选择装置耦合的输出。
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