[发明专利]一种时隙同步实现装置和方法

摘要

本发明公开了一种时隙同步实现装置，包括：计数器、存储模块、一个加法模块、一个乘法模块、一个减法模块、两个寄存器和一个比较模块，进一步地，存储模块可包括：周期计数模块和数据存储模块，或者包括：基地址选择模块、相对地址输出模块、加法器、周期计数模块和RAM模块；本发明同时公开了一种时隙同步实现方法，该方法在每个chip时钟实现一级运算，并将运算结果缓存在两个寄存器中，以便下一级运算使用，每个时分复用周期输出一个PSC相关结果。本发明公开的装置和方法大大减少了硬件资源，并减少了硬件资源占用的面积，同时大大提高了硬件资源的利用率。

主权项

1、一种时隙同步实现装置，其特征在于，该装置包括：计数器，将计数值循环输出到存储模块、加法模块、第一寄存器、乘法模块、减法模块和第二寄存器；存储模块，根据计数器输出的计数值将外部输入数据或第一寄存器输出的数据写入自身，并读出自身的数据到加法模块和减法模块；加法模块，将存储模块输出的数据和乘法模块输出的数据相加，根据计数器输出的计数值将相加结果输出到第一寄存器或比较模块或第二寄存器；第一寄存器，根据计数器输出的计数值将自身数据输出到存储模块；乘法模块，根据计数器输出的计数值将外部输入数据或第二寄存器输出的数据和对应系数相乘，将相乘结果分别输出到加法模块和减法模块；减法模块，根据计数器输出的计数值将存储模块读出的数据减去乘法模块输出的数据，并将相减结果输出到第二寄存器；第二寄存器，根据计数器输出的计数值将自身数据输出到乘法模块；比较模块，比较当前时隙来自加法模块的所有数据的能量，将能量最大的数据对应的当前时隙位置作为当前时隙的同步位置。