[发明专利]RISC CPU中的5+3级流水线结构及方法

摘要

本发明公开了一种RISC CPU中的5+3级流水线设计结构及方法，改变了传统CPU采用的五级流水线结构，提出一种CPU中的5+3级流水线设计结构及方法，实现单指令周期内完成不同类型的多条指令运算，以及在实际设计中采用相应的控制机制，从而完成对一个具有较高性能的CPU核的流水线控制的设计。本发明根据指令的不同，经历不同的流水线级数，若指令为只需五级可完成的一般指令时，执行传统的五级流水线，若指令为特殊指令时，在执行了传统的5级流水线后自动进入后续三级流水线，即5+3级流水线。

主权项

1、RISC CPU中的5+3级流水线设计结构及方法，其特征在于：该结构包含两种流水线级数，一种是传统的五级流水线，一种是在传统的五级流水线后增加三级，流水线级数的选择是根据指令的不同来进行，具体的结构及方法如下：(1)流水线的第一级是取指令级IC(Instruction Cache Fetch)，即读取指令；(2)流水线的第二级是指令译码级RF(Register File Fetch)，在第一级取出指令后，在流水线的第二级进行译码处理，译码得到所取指令的类型，根据指令的类型选择CPU流水线的级数；(3)流水线的第三级是EX级(Execution)，即执行级，执行第二级译好的指令；(4)流水线第四级是操作级DC(Data Cache Fetch)，将第三级执行完的数据读取到高速缓存；(5)流水线第五级是写回级WB(Write Back)，将第四级高速缓存中的数据写回存储器；(6)流水线第六级是CP1(coprocessor process)，协处理寄存器及存储器管理指令操作；(7)流水线第七级是CP2(coprocessor process)，协处理寄存器及存储器管理指令操作，同时也是异常处理级，异常发生后，在DC级判断异常优先级，停止两个时钟周期，到第七级处理，这些都是软件的工作，硬件只是在第七级提供处理接口；(8)流水线第八级是CP3(coprocessor process)，协处理寄存器及存储器管理指令操作；同时也是异常返回级。