[发明专利]DRAM叠层封装、DIMM以及半导体制造方法无效
| 申请号： | 200610056976.6 | 申请日： | 2006-03-07 |
| 公开（公告）号： | CN1845250A | 公开（公告）日： | 2006-10-11 |
| 发明（设计）人： | 其田佑次;菊池修司;平野克典;安生一郎;片桐光昭 | 申请（专利权）人： | 株式会社日立制作所;尔必达存储器股份有限公司 |
| 主分类号： | G11C7/10 | 分类号： | G11C7/10 |
| 代理公司： | 北京银龙知识产权代理有限公司 | 代理人： | 许静 |
| 地址： | 日本*** | 国省代码： | 日本;JP |
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| 摘要： | 目的在于提供一种由半导体试验装置可对高速DRAM叠层封装进行试验和/或挽救的DRAM叠层封装、DIMM和半导体制造方法。本发明DRAM叠层封装的结构为：在层叠的多个DRAM4与连接试验装置(1)的用于至少输入输出地址、指令和数据的外部端子之间设置接口芯片(2)，将上述多个DRAM和上述接口芯片安装到封装内，在上述接口芯片(2)上具备测试电路(8)：其具有生成用于试验上述多个DRAM的试验格式的算法格式生成器(10)、给上述多个DRAM施加该生成的试验格式的施加电路(20)与(21)、以及比较判定来自上述多个DRAM的响应信号与期望值的比较器的。 | ||
| 搜索关键词： | dram 封装 dimm 以及 半导体 制造 方法 | ||
【主权项】：
1.一种DRAM叠层封装试验方法，其特征在于，在层叠的多个DRAM和连接试验装置的、用于至少输入输出地址、指令以及数据的外部端子之间设置接口芯片；将上述多个DRAM和上述接口芯片安装到封装内；把试验装置连接到上述封装的上述地址、指令和数据输入输出用上述外部端子上；由上述试验装置对上述封装的上述外部端子施加用于试验上述DRAM的试验格式；通过比较判断来自上述封装内的上述DRAM的响应信号和期望值，对上述封装内的上述接口芯片与上述DRAM之间的上述地址信号线、上述指令信号线、以及上述数据信号线的连接进行试验。
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