[发明专利]三维存储器的层间连线结构及其制法有效
| 申请号： | 200610057424.7 | 申请日： | 2006-03-15 |
| 公开（公告）号： | CN101038906A | 公开（公告）日： | 2007-09-19 |
| 发明（设计）人： | 郑培仁 | 申请（专利权）人： | 财团法人工业技术研究院 |
| 主分类号： | H01L23/528 | 分类号： | H01L23/528;H01L21/768 |
| 代理公司： | 北京纪凯知识产权代理有限公司 | 代理人： | 程伟 |
| 地址： | 台湾省*** | 国省代码： | 中国台湾;71 |
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| 摘要： | 本发明公开一种三维存储器的层间连线结构及其制法，该结构利用导线布局，由多个存储单元组成的存储单元组群经由导线及插栓的排列连接到各个选择晶体管，其中该导线布局是在各个同一水平面分别布置多个导线，且在上下二层不同水平面的相邻导线间选择性形成插栓，使该插栓可选择性跨接上下二层水平面的相邻导线，由于堆栈于三维存储器各堆栈层的堆栈态布局图案完全相同，各堆栈层的上下导线使用相同的布局，节省光罩的使用及简化了制程，从而降低了成本、简化了多层三维存储器的连线结构。 | ||
| 搜索关键词： | 三维 存储器 连线 结构 及其 制法 | ||
【主权项】：
1.一种三维存储器的层间连线结构的制法，其特征在于，该制法包括下列步骤：提供一基材，该基材包括一存储数组区及二个周边连线区，二个周边连线区分为位于该存储数组区第一方向延伸的第一周边连线区及位于该存储数组区第二方向延伸的第二周边连线区；第一高度在该基材的存储数组区上形成下电极导线；第一高度在该基材的第一及第二周边连线区上形成短导线图案；第二高度在该存储数组区形成多个存储单元；第二高度在存储数组区的导线末端及二个周边连线区上形成插栓；第三高度在存储数组区上形成上导线图案；第三高度在第一及第二周边连线区上形成短导线图案；以及第四高度在二个周边连线区上形成插栓。
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