[发明专利]分离饱和加减功能以改善处理器管线的关键执行阶段时程有效
| 申请号： | 200610067099.2 | 申请日： | 2006-04-04 |
| 公开（公告）号： | CN1821954A | 公开（公告）日： | 2006-08-23 |
| 发明（设计）人： | 大卫A·鲍德鲁 | 申请（专利权）人： | 威盛电子股份有限公司 |
| 主分类号： | G06F9/38 | 分类号： | G06F9/38;G06F9/302 |
| 代理公司： | 中科专利商标代理有限责任公司 | 代理人： | 汤保平 |
| 地址： | 台湾省台*** | 国省代码： | 中国台湾;71 |
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| 摘要： | 本发明主要是关于自一执行单元中分离出饱和加减运算功能以改进一处理器管线架构的关键执行阶段时程的方法与装置。饱和加减运算功能是执行单元中其中的一算术逻辑运算功能，进行此项功能需要较长时间。本发明将耗时较久的饱和加减运算功能分离出执行单元，令饱和加减运算功能可超过一个管线阶段时程中进行。将饱和加减运算自执行单元中分离可有效地减少执行单元所需时程，而执行单元实际上是一管线架构处理器中最关键的阶段。整体而言，整个处理器的执行速度可因为自执行单元分离出饱和加减运算功能而加快。 | ||
| 搜索关键词： | 分离 饱和 加减 功能 改善 处理器 管线 关键 执行 阶段 | ||
【主权项】：
1.一管线架构处理器，其特征在于，包含：一执行单元，包含：一算术逻辑运算单元，是自该执行单元的前一阶段接收一非饱和加减指令与运算元以于一管线阶段时程内完成该非饱和加减指令的运算；一第一多工器，是接收该算术逻辑运算单元的运算输出并且产生一资料路径；一多重阶段时程饱和加减器，是自该执行单元的前一阶段接收一饱和加减指令与运算元，并且于多重管线阶段时程内执行饱和加减运算以产生一饱合运算结果；以及一第二多工器，接收该资料路径与该饱合运算结果以输出至该执行单元的次一阶段。
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