[发明专利]维特比译码装置

摘要

提供一种维特比译码装置，削减跟踪时的功耗。进行卷积码的译码的维特比译码装置的路径存储部(15)，被分割为保存关于最低位比特是0的转换状态的选择路径的高位RAM、和保存关于最低位比特是1的转换状态的选择路径的低位RAM。高位RAM和低位RAM能够分别独立地由控制电路(26)进行数据读出停止控制。在跟踪时，控制电路(26)参照跟踪开始时间的转换状态的最低位比特，确定不需要读出选择路径的RAM，对确定的RAM进行读出停止的控制。

主权项

1.一种维特比译码装置，进行卷积码的译码，其特征在于，具备：路径存储部，关于连续的多个时间，存储朝向卷积码的各转换状态的两条路径中的一条路径作为选择路径；跟踪部，通过在追溯过去的方向上跟踪存储在前述路径存储部中的选择路径，进行比规定的截止期间靠前的各时间的卷积码的译码；以及控制部，控制前述路径存储部，前述路径存储部将存储各时间的各转换状态的选择路径的存储区域从转换状态的最低位起按每规定位数的比特值进行分割，并且，对每个该分割区域能够进行数据的读出停止，前述控制部确定在各时间不需要读出选择路径的分割区域，对确定的分割区域进行读出停止的控制。