[发明专利]用于半导体存储器芯片和存储系统的高速接口电路

摘要

高速接口电路在包括存储核心、第一接口电路部分和第二接口电路部分的半导体存储器芯片中实现。第一接口电路部分可连接到写数据/命令和地址信号总线上，包括写数据/命令和地址再驱动器/传输器路径(其可以是透明的并且不包括任何时钟信号同步电路)以及包含串并转换和同步装置的主写信号路径，该串并转换和同步装置用于使所接收的写数据/命令和地址信号与基准时钟信号同步并且将经并行转换的写信号传送到存储核心。第二接口电路部分可连接到读数据总线上并且包括：透明读数据再驱动器/传输器路径以及主读信号路径。

主权项

1.一种在包括存储核心的半导体存储器芯片中实现的高速接口电路，所述高速接口电路包括：第一接口电路部分，所述第一接口电路部分可连接到写数据/命令和地址总线上并且包括：串行输入端子，所述串行输入端子用于接收来自前一个相同存储器芯片的相应第一接口电路部分的串行输出端子或者来自存储控制器的串行输出端子的写数据/命令和地址信号的串行流，所述串行输入端子此外被连接到：写数据/命令和地址再驱动器/再发送器路径，其被布置用于将写数据/命令和地址信号的串行流再驱动到所述写数据/命令和地址再驱动器/再发送器路径的串行输出端子上，并且可连接到下一个相同存储器芯片的相应第一接口电路的串行输入端子上；以及主写信号路径，所述主写信号路径被布置在串行输入端子和并行输出端子之间并且包括串并转换和同步装置，该串并转换和同步装置用于：对在串行输入端子处所接收的写数据/命令和地址信号进行串并转换并且使其与基准时钟信号同步，以及将经串并转换的并且被同步的写数据/命令和地址信号传送到第一接口电路部分的并行输出端子并且从第一接口电路的并行输出端子传送到存储核心；和第二接口电路部分，所述第二接口电路部分可连接到读数据总线上并且包括：并行读数据输入端子，所述并行读数据输入端子被连接到存储核心上以接收来自所述存储核心的并行读数据；串行读数据输入端子，所述串行读数据输入端子被连接以接收来自前一个相同存储器芯片的相应第二接口电路部分的串行读数据输出端子的串行读数据流，并且被布置用于通过读数据再驱动器/接收器路径将所接收的串行读数据流再驱动到第二接口电路部分的串行读数据输出端子；以及主读信号路径，所述主读信号路径被连接在第二接口电路部分的并行读数据输入端子和串行读数据输出端子之间，并且具有装置，该装置用于将从存储核心读取的并且在主读信号路径的并行输入端子处所接收的经并串转换的读数据插入到来自串行读数据输入端子的串行读数据流中、使串行读数据流与基准时钟信号同步并且将串行化的读数据流提供给串行读数据输出端子，所述串行读数据输出端子可利用读数据总线连接到下一个相同存储器芯片的相应第二接口电路部分的串行读数据输入端子上或者连接到存储控制器的串行读数据输入端子上；其中第一和第二接口电路部分此外包括用于接收基准时钟信号的基准时钟接收端子。