[发明专利]叠层半导体装置及叠层半导体装置的下层模块无效
| 申请号： | 200610100742.7 | 申请日： | 2006-07-04 |
| 公开（公告）号： | CN1956189A | 公开（公告）日： | 2007-05-02 |
| 发明（设计）人： | 川端毅;伊藤史人 | 申请（专利权）人： | 松下电器产业株式会社 |
| 主分类号： | H01L25/00 | 分类号： | H01L25/00;H01L23/498 |
| 代理公司： | 中科专利商标代理有限责任公司 | 代理人： | 汪惠民 |
| 地址： | 日本*** | 国省代码： | 日本;JP |
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| 摘要： | 本发明公开了叠层半导体装置及叠层半导体装置的下层模块。目的在于：能够在叠层半导体装置中，很容易地进行包含连接端子在内的检查，实现可靠性较高的叠层半导体装置。叠层半导体装置的下层模块，包括：第一衬底11、和保持在第一衬底11上的第一半导体芯片21。在第一衬底11的上表面，设置有分别与第一芯片端子22电连接的多个第一芯片连接端子13、和分别能够与具备了第二半导体芯片的上层模块电连接的多个上层模块连接端子14，在第一衬底11的背面设置有多个外部衬底连接端子15。各第一芯片连接端子13分别与规定的外部衬底连接端子15电连接，各上层模块连接端子14分别在规定的芯片连接端子13和规定的上述外部衬底连接端子14之间电连接。 | ||
| 搜索关键词： | 半导体 装置 下层 模块 | ||
【主权项】：
1、一种叠层半导体装置的下层模块，包括：第一半导体芯片，具有多个第一芯片端子，以及第一衬底，具有平面尺寸大于上述第一半导体芯片的平面尺寸的第一芯片保持面，将上述第一半导体芯片保持在上述第一芯片保持面上，其特征在于：上述第一衬底，具有：多个第一芯片连接端子，设置在上述第一芯片保持面上，与上述各第一芯片端子电连接，多个上层模块连接端子，设置在上述第一芯片保持面上的上述第一半导体芯片的保持区域的外侧部分上，且能够与具备了第二半导体芯片的上层模块电连接，以及多个外部衬底连接端子，设置在与上述第一芯片保持面相反一侧的面上；上述各第一芯片连接端子，分别与上述外部衬底连接端子电连接；上述各上层模块连接端子，分别在上述第一芯片连接端子、和对应的上述外部衬底连接端子之间电连接。
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