[发明专利]集成半导体结构的制造方法及相应的集成半导体结构

摘要

本发明提供一种集成半导体结构的制造方法和相应的集成半导体结构。该制造方法包括以下步骤：提供具有上表面(0)和具有第一和第二晶体管区域(T1、T2)的半导体衬底(1)；其中所述第一晶体管区域(T1)是n－MOSFET区域以及第二晶体管区域(T2)是p－MOSFET区域；在所述第一和第二晶体管区域(T1、T2)上形成栅极结构，其包括在所述第一和第二晶体管区域(T1、T2)的每一个中的至少一层栅极介电层(2，3，10c，17，25)和一层栅极层(4；35；50，60)；其中所述第二晶体管区域(T2)中的所述栅极层(4；35；60)由负掺杂的多晶硅构成；其中所述第一晶体管区域(T1)中的所述至少一层栅极介电层(2，10c，17)包括第一介电层(2，10c，17)；其中所述第二晶体管区域(T2)中的所述至少一层栅极介电层(2，3，10c，25，25′)包括位于所述第二晶体管区域(T2)中的所述栅极层(4；35；60)附近的界面介电层(2；25；25′)，该界面介电层(2；25；25′)在所述第二晶体管区域(T2)中的所述栅极层(4；35；60)上形成包含Al₂O₃的界面，产生费米钉扎效应；以及其中所述第一晶体管区域(T1)不包括所述界面介电层(2；25；25′)。

主权项

1.一种集成半导体结构的制造方法，包括以下步骤：提供具有上表面(O)和具有第一和第二晶体管区域(T1、T2)的半导体衬底(1)；其中所述第一晶体管区域(T1)是n-MOSFET区域以及第二晶体管区域(T2)是p-MOSFET区域；在所述第一和第二晶体管区域(T1、T2)上形成栅极结构，其包括在所述第一和第二晶体管区域(T1、T2)的每一个中的至少一层栅极介电层(2、3、10c、17、25)和一层栅极层(4；35；50、60)；其中所述第二晶体管区域(T2)中的所述栅极层(4；35；60)由负掺杂的多晶硅构成；其中所述第一晶体管区域(T1)中的所述至少一层栅极介电层(2、10c、17)包括第一介电层(2、10c、17)；其中所述第二晶体管区域(T2)中的所述至少一层栅极介电层(2、10c、25、25′)包括位于所述第二晶体管区域(T2)中的所述栅极层(4；35；60)附近的界面介电层(3；25；25′)，该界面介电层(3；25；25′)在所述第二晶体管区域(T2)中的所述栅极层(4；35；60)上形成包含Al2O3的界面，产生费米钉扎效应；以及其中所述第一晶体管区域(T1)不包括所述界面介电层(3；25；25′)。