[发明专利]可编程逻辑器件集成电路上用于高速串行数据接收机的解串器有效
| 申请号： | 200610108508.9 | 申请日： | 2006-08-03 |
| 公开（公告）号： | CN1909439A | 公开（公告）日： | 2007-02-07 |
| 发明（设计）人： | T·T·源;T·德兰;S·Y·舒马拉耶夫;A·扎利兹尼亚克;T·T·黄;R·温卡塔;C·李 | 申请（专利权）人： | 阿尔特拉公司 |
| 主分类号： | H04L5/14 | 分类号： | H04L5/14;H04L27/00 |
| 代理公司： | 北京纪凯知识产权代理有限公司 | 代理人： | 赵蓉民 |
| 地址： | 美国加*** | 国省代码： | 美国;US |
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| 摘要： | 可编程逻辑器件(PLD)等上的用于高速串行数据接收机电路的解串器电路，包括转换串行数据为具有任何数据宽度的并行数据的电路。所述电路还能够工作于一个宽范围频率内的任何频率。所述电路在各个方面是可配置的/可重配置的，至少部分的配置/重配置可以被动态控制(即，在PLD的用户模式操作期间)。 | ||
| 搜索关键词： | 可编程 逻辑 器件 集成电路 用于 高速 串行 数据 接收机 解串器 | ||
【主权项】：
1.在可编程逻辑器件上的解串器电路，其包括：时钟和数据恢复电路，其产生一个重定时串行数据信号以及一个恢复时钟信号的多个版本，所述恢复时钟信号的频率为所述重定时串行数据信号频率的二分之一，并且所述版本包括相位彼此相差大约180°的第一和第二版本；第一寄存器电路，其响应于所述第一版本，以获取在偶数序号位位置的所述重定时数据信号的位；以及第二寄存器电路，其响应于所述第二版本，以获取在奇数序号位位置的所述重定时数据信号的位。
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