[发明专利]一种结构简单的移动求和器无效
| 申请号： | 200610116410.8 | 申请日： | 2006-09-22 |
| 公开（公告）号： | CN1925514A | 公开（公告）日： | 2007-03-07 |
| 发明（设计）人： | 郑宇;李小进;赖宗声 | 申请（专利权）人： | 华东师范大学 |
| 主分类号： | H04M1/26 | 分类号： | H04M1/26;H04Q7/32 |
| 代理公司： | 上海德昭知识产权代理有限公司 | 代理人： | 程宗德;石昭 |
| 地址： | 200062*** | 国省代码： | 上海;31 |
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| 摘要： | 一种结构简单的移动求和器，属于通信系统中的无线信号接收的技术领域。常用的移动求和器一般由寄存器链和华莱士树加法器组成，当寄存器链的长度增长时，作为累加器的华莱士树加法器的输入数目将随之增加，导致移动求和器占用硬件资源的数量随之增加。本发明的移动求和器基于常用的移动求和器，通过将m级寄存器链的输出端减少到两个和用二输入减法器、二输入加法器和累加寄存器代替华莱士树加法器，大幅度减少移动求和器中的二输入加法器的个数，从而达到减少该求和器占用硬件资源的数量的目的。 | ||
| 搜索关键词： | 一种 结构 简单 移动 求和 | ||
【主权项】：
1、一种结构简单的移动求和器，含m级寄存器链(01)，m个D触发器串联组成，第一D触发器(1)的Data_in_1输入端作为m级寄存器链(01)的shift_in_data输入端，第一D触发器(1)的Data_out_1输出端与第二D触发器(2)的Data_in_2输入端相连后作为m级寄存器链(01)的Reg1_out输出端，第二D触发器(2)的Data_out_2输出端与第三D触发器(3)的Data_in_3输入端相连，第四D触发器(4)到第(m-1)D触发器((m-1))的连接以此类推，第mD触发器(m)的Data_out_m输出端作为m级寄存器链(01)的Regm_out输出端，所有D触发器的rst输入端连在一起后作为m级寄存器链(01)的rst输入端，所有D触发器的clk输入端连在一起后作为m级寄存器链(01)的clk输入端，其特征在于，该求和器还含二输入减法器(02)，二输入加法器(03)和累加寄存器(04)，二输入减法器(02)有A1输入端、B1输入端和Q1输出端，二输入加法器(03)有A2输入端、B2输入端和Q2输出端，累加寄存器(04)是D触发器，它有Din输入端、clk输入端、rst输入端和Qout输出端，m级寄存器链(01)的Reg1_out输出端和Regm_out输出端分别与二输入减法器(02)的A1输入端和B1输入端相连，二输入减法器(02)的Q1输出端与二输入加法器(03)的B2输入端相连，二输入加法器(03)的Q2输出端与累加寄存器04的Din输入端相连，累加寄存器(04)的Qout输出端与二输入加法器(03)的A2输入端相连，累加寄存器(04)的clk输入端和rst输入端分别与m级寄存器链(01)的clk输入端和rst输入端相连，累加寄存器(04)的Qout输出端为该求和器的累加和输出端。
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