[发明专利]可编程逻辑器件的时钟电路有效
| 申请号： | 200610121395.6 | 申请日： | 2006-07-19 |
| 公开（公告）号： | CN1928753A | 公开（公告）日： | 2007-03-14 |
| 发明（设计）人： | W·W·别廖扎;S·王;R·H·帕特尔 | 申请（专利权）人： | 阿尔特拉公司 |
| 主分类号： | G05B19/05 | 分类号： | G05B19/05 |
| 代理公司： | 北京纪凯知识产权代理有限公司 | 代理人： | 赵蓉民 |
| 地址： | 美国加利*** | 国省代码： | 美国;US |
| 权利要求书： | 查看更多 | 说明书： | 查看更多 |
| 摘要： | 可编程逻辑器件(“PLD”)上的数据传送器电路，包括多个串行器电路信道，以及多个时钟倍增器单元(“CMU”)。每个时钟倍增器单元与各自的子多个串行器信道相关联。每个CMU包括多个参考时钟信号源，多个锁相环(“PLL”)电路，以及允许任一锁相环从任一参考源获得其参考输入的电路。每个CMU产生的原始时钟信号和中央处理时钟信号被分配到与该CMU相关联的串行器信道，并且至少在中央处理信号的情况下，被分配到与另一个CMU相关联的串行器信道。控制将并行数据发布到每个串行器信道的信号可以是该信道的输出信号，也可以是任一CMU的输出信号，其中通过任一CMU，该信道可以得到一时钟信号。 | ||
| 搜索关键词： | 可编程 逻辑 器件 时钟 电路 | ||
【主权项】：
1、PLD上的数据传送器电路，其特征在于，包括：多个数据串行器电路信道，每个数据串行器电路信道接收并行数据并将该数据转换成用于传送的串行形式；多个物理编码子层“PCS”信道，每个物理编码子层信道与各自的一个串行器信道相关联，以当受一时钟信号触发时，物理编码子层信道将并行数据提供给关联的串行器信道；以及与每个PCS信道相关联的电路，用于从局部时钟信号和全局时钟信号中选择用于该PCS信道的时钟信号，其中局部时钟信号和全局时钟信号可供多达8个的串行器信道共用。
下载完整专利技术内容需要扣除积分，VIP会员可以免费下载。
该专利技术资料仅供研究查看技术是否侵权等信息，商用须获得专利权人授权。该专利全部权利属于阿尔特拉公司，未经阿尔特拉公司许可，擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作，请联系【客服】
本文链接：http://www.vipzhuanli.com/patent/200610121395.6/，转载请声明来源钻瓜专利网。
