[发明专利]一种数据缓存电路

摘要

本发明公开了一种数据缓存电路，包括，移位缓存单元1，写控制单元，数据缓存RAM，读控制单元，计数单元，移位缓存单元2，延时单元，选择单元。本发明所述电路，一块大容量的存储器代替数量众多的单块独立存储器，节省了RAM块资源，在不降低存储容量要求的前提下有效的降低整个缓存单元的RAM块数量。整个读，写，选择等控制操作只需一组控制逻辑即可完成，设计结构简洁，便于系统实现。电路内部只有一块存储器和一套读写控制逻辑，极大的优化各种总线资源，为整个系统在速度，功耗和面积等关键指标上的优化创造了条件。可根据相关器的具体要求，进行调整，可移植性强。

主权项

1.一种数据缓存电路，其特征在于，包括，移位缓存单元(1)，写控制单元，数据缓存RAM，读控制单元，计数单元，移位缓存单元(2)，延时单元，选择单元，所述移位缓存单元(1)，接收外部的样本数据输入，在写控制单元产生的写控制信号的控制下将输出连接到数据缓存RAM的数据总线上；所述写控制单元，接收输入的系统帧同步信号，数据缓存RAM的存储深度指示信号和相关器阶数指示信号，输出连接到数据缓存RAM的写使能控制端和写地址总线；所述数据缓存RAM，用于循环存储样本数据，所述读控制单元，接收计数单元的商值输出、数据缓存RAM存储深度指示信号和相关启动指示信号，分别输出读地址信号和读控制信号到数据缓存RAM的读地址总线和读控制总线上；所述计数单元，根据相关器的阶数，相位偏移量和相关周期长度，在相关启动指示信号的控制下计算出相关数据组在数据缓存RAM中存储的具体位置信息，分别输出商值和余数到读控制单元和延时单元的输入端；所述移位缓存单元(2)，输入端到连接数据缓存RAM的读数据总线，将连续两个工作时钟读出的样本数据拼接成一组候选相关数据组输送给选择单元；所述选择单元，根据延时单元输出的选择控制信号从候选相关数据组中选择高阶相关器所需的相关数据，输出到高阶相关器处理；所述延时单元，接收并调整计数单元余数输出的时间延迟，使其与选择单元的输入数据保持同步，然后输出到选择单元。