[发明专利]门阵列

摘要

本发明提供一种门阵列，通过削减门阵列的金属布线区域来提高配置布线效率。所述门阵列具有：半导体基板(1)，其将同一图形的多个单位单元(10)并列配置而形成，该单位单元(10)将电源电位VDD区域、PMOS、NMOS以及接地电位GND区域单列配置，并在该PMOS与NMOS之间配置有使这2个晶体管的栅极连接的栅极布线；金属布线(30)，其隔着绝缘层(20)形成在单位单元(10)上；以及接点(31)，其使金属布线(30)与单位单元(10)的晶体管电连接；在该门阵列中，使用在单元(10)中未使用的晶体管的栅极布线来取代金属布线(30)。

主权项

1.一种门阵列，其特征在于，该门阵列具有：同一图形的多个单位单元，其并列配置在半导体基板上，具有第1MOS晶体管和第2 MOS晶体管，上述第1 MOS晶体管和上述第2 MOS晶体管分别具有栅极、源极和漏极，上述第1 MOS晶体管的上述栅极和上述第2 MOS晶体管的上述栅极通过栅极布线连接，上述栅极布线具有第1栅极端子部和第2栅极端子部；多个金属布线，其隔着绝缘层形成在上述单位单元上；以及多个接点，其使上述金属布线与上述第1栅极端子部、上述第2栅极端子部、上述源极或上述漏极电连接；在上述第1 MOS晶体管和上述第2 MOS晶体管的任意一方都未用作晶体管的上述单位单元中的上述第1栅极端子部和上述第2栅极端子部分别具有上述接点。