[发明专利]半导体集成电路及其设计方法

摘要

在半导体集成电路中，由于电阻元件包含于电源布线中，使得提供给时钟路径上的单元的电源电压降低，由此产生时钟偏移。为了避免该问题，设置一个集中于时钟路径上的单元(10)上的单元放置禁止区，且在该单元放置禁止区中不放置用于执行逻辑操作的单元。同样，为由多个紧密放置在一起的单元形成的每一单元组，设置一个单元放置禁止区。此外，在该单元放置禁止区中可以放置一个电容单元。

主权项

1、一种按照单元基方案设计半导体集成电路的方法，包括下述步骤：放置包含于要被设计的电路中的单元；当向要被设计的电路提供预定电源电压时，为单元中的时钟路径上的所有或部分单元的每一个，计算由于电源布线的电阻而发生的每一单元的电源电压的压降程度；和重新放置在该压降程度计算步骤中计算出的其压降程度不满足一个预定参考的时钟路径上的单元，使得在时钟路径上的该单元附近的单元远离时钟路径上的该单元。