[发明专利]可避免栓锁的半导体电路

摘要

本发明揭露一种半导体组件，其可以避免栓锁机制。关于一实施例，其包括第一N型区域、与第一N型区域相邻的第二N型区域、以及位于第一与第二N型区域之间的P型区域。在第一N型区域中配置有一个或多个P型金属－氧化物－半导体(PMOS)组件，在第二N型区域中配置有一个或多个PMOS组件，在P型区域中配置有一个或多个防护环。此半导体组件可以免于栓锁。

主权项

1.一种半导体电路，包括：第一掺杂区域，其中在该第一掺杂区域中配置有一个或多个半导体组件，且其耦合至第一供应电压；与该第一掺杂区域相邻的第二掺杂区域，其中该第二掺杂区域是N阱，其中有至少一P型金属-氧化物-半导体电容器配置，并耦合至第二供应电压，该第二供应电压大于该第一供应电压，其中在该第二掺杂区中，作为该P型金属-氧化物-半导体组件的基体拾取的N+区域下方配置有一个或多个深N型注入区域；以及位于该第一与该第二掺杂区域之间的P型区域。