[发明专利]高速分裂式乘累加器MAC装置无效
| 申请号： | 200610154979.3 | 申请日： | 2006-12-01 |
| 公开（公告）号： | CN1963745A | 公开（公告）日： | 2007-05-16 |
| 发明（设计）人： | 刘鹏;夏冰洁;姚庆栋 | 申请（专利权）人： | 浙江大学 |
| 主分类号： | G06F7/544 | 分类号： | G06F7/544 |
| 代理公司： | 杭州中成专利事务所有限公司 | 代理人： | 唐银益 |
| 地址： | 310027浙*** | 国省代码： | 浙江;33 |
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| 摘要： | 本发明公开了一种高速分裂式乘累加器MAC装置，包括输入和输出，该装置还包括四个功能单元：功能单元I是数据选择单元，在输入中选择合适的乘数和被乘数输出；功能单元II是半字位宽的乘累加器，根据累加选择信号A_mul和符号选择信号U_mul将功能单元I输入的乘数和被乘数相乘得到乘累加器结果；功能单元III包含两部分电路，一是两个半字模式乘加结果的输出电路，二是全字模式乘法或乘累加运算的预处理电路；功能单元IV是全字模式乘法或乘累加运算的输出电路，其是一个进位选择结构，包含选择器和一个比特加法器。本发明的高速分裂式乘累加器MAC装置，工作频率快、流水线深度不大、计算并行度高，能够解决多种模式的乘累加运算。 | ||
| 搜索关键词： | 高速 分裂 累加器 mac 装置 | ||
【主权项】：
1、一种高速分裂式乘累加器MAC装置，包括输入和输出，其特征在于，该装置还包括四个功能单元：功能单元I是数据选择单元，在输入中选择合适的乘数和被乘数输出；功能单元II是半字位宽的乘累加器，根据累加选择信号A_mul和符号选择信号U_mul将功能单元I输入的乘数和被乘数相乘得到乘累加器结果；功能单元III包含两部分电路，一是两个半字模式乘加结果的输出电路，二是全字模式乘法或乘累加运算的预处理电路；功能单元IV是全字模式乘法或乘累加运算的输出电路，其是一个进位选择结构，包含选择器和一个比特加法器。
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