[发明专利]存储控制器无效
| 申请号： | 200610159542.9 | 申请日： | 2006-09-27 |
| 公开（公告）号： | CN1940898A | 公开（公告）日： | 2007-04-04 |
| 发明（设计）人： | 町村广喜 | 申请（专利权）人： | 恩益禧电子股份有限公司 |
| 主分类号： | G06F13/00 | 分类号： | G06F13/00 |
| 代理公司： | 中原信达知识产权代理有限责任公司 | 代理人： | 陆锦华;谢丽娜 |
| 地址： | 日本*** | 国省代码： | 日本;JP |
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| 摘要： | 一种实现存储器访问的效率化、高速化的存储控制器。它是配设在CPU(10)和存储器(30)之间，从CPU(10)输入对总线周期的类型是地址与前周期的地址连续的连续周期还是地址与前周期的地址无关的非连续周期进行指示的控制信号(TRANS)，输出向上述CPU通知总线周期结束的控制信号(RDY)的存储控制器，在总线周期结束前，根据现在的地址预先生成以连续周期为前提的地址，在后面的时钟周期中，向存储器输出以上述连续周期为前提的地址，向上述CPU输出来自与以上述连续周期为前提的地址对应的存储器的读出数据，此时，在本来设为要供给与非连续周期对应的地址的数据的场合，把RDY信号设为非激活，从而在CPU中不取入该读出数据，结果，使该读出数据无效。 | ||
| 搜索关键词： | 存储 控制器 | ||
【主权项】：
1.一种存储控制器，在CPU和存储器之间进行地址、数据的授受，其特征在于，具备按以下方式进行总线周期的的控制的电路：由上述CPU输入至少包含对总线周期的类型是连续周期还是非连续周期进行指示的信息在内的第1控制信号，在上述第1控制信号表示连续周期的场合，把与前周期的地址连续的地址作为现在的总线周期的地址而向上述存储器输出；另一方面，在上述第1控制信号表示非连续周期的场合，把不受前周期的地址制约的地址作为现在的总线周期的地址而向上述存储器输出，具备在现在的总线周期结束之前，以后面的总线周期是连续周期为前提，生成与现在的地址连续的值的地址的第1电路。
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