[发明专利]可重构半导体集成电路及其处理分配方法无效
| 申请号： | 200680001087.8 | 申请日： | 2006-10-02 |
| 公开（公告）号： | CN101053158A | 公开（公告）日： | 2007-10-10 |
| 发明（设计）人： | 铁川龙也;冈本稔;丸井信一 | 申请（专利权）人： | 松下电器产业株式会社 |
| 主分类号： | H03K19/177 | 分类号： | H03K19/177;G06F17/50 |
| 代理公司： | 中科专利商标代理有限责任公司 | 代理人： | 汪惠民 |
| 地址： | 日本*** | 国省代码： | 日本;JP |
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| 摘要： | 本发明公开了可重构半导体集成电路及其处理分配方法。多组逻辑单元组(LEG11)～逻辑单元组(LEG33)分别包含至少一个为可重构半导体集成电路的构成要素的逻辑单元。在进行数据的接收和传送的逻辑单元组(LEG11)～逻辑单元组(LEG33)之间，例如，在逻辑单元组(LEG11)、逻辑单元组(LEG12)之间，将时钟输出端子和时钟输入端子通过布线连接起来，将数据输出端子和数据输入端子通过延时元件(101)连接起来。因此，各逻辑单元组(LEG11)～逻辑单元组(LEG33)在时机设计上是相互独立的。这样一来，当在利用多组逻辑单元组所完成的半导体集成电路中，需要进行重新设计时，仅通过对新的电路进行设计，再将该新的电路连接到已有的电路上，或者，仅去掉不需要的逻辑单元组，就能够完成新的半导体集成电路。 | ||
| 搜索关键词： | 可重构 半导体 集成电路 及其 处理 分配 方法 | ||
【主权项】：
1、一种可重构半导体集成电路，包括多个为构成要素的逻辑单元，其特征在于：该可重构半导体集成电路包括多个至少具有一个上述逻辑单元的逻辑单元组；上述多个逻辑单元组中的每一个逻辑单元组分别具有至少一个数据输入端子、数据输出端子、时钟输入端子及时钟输出端子；向上述多个逻辑单元组中的、第k+1个逻辑单元组所进行的时钟信号的提供是通过将第k个逻辑单元组的时钟输出端子连接到上述第k+1个逻辑单元组的时钟输入端子来实现的；将延时元件插入从上述第k个逻辑单元组到上述第k+1个逻辑单元组的数据线中，以满足上述第k+1个逻辑单元组的保持约束，k为任意自然数。
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