[发明专利]一种实现解码的电路和方法

摘要

本发明提供了一种实现解码的电路，该电路包括：数据缓存单元和纠错单元；所述数据缓存单元，用于接收码字，将所述码字延迟设定周期后输出到纠错单元；所述纠错单元，用于接收所述码字和所述码字的错误位置和错误值，对所述码字进行纠错处理，将所述经纠错处理的码字发送出去；该电路还包括：解码组合逻辑单元；该单元包括：第一子部件组、第二子部件组和第三子部件组；所述第一子部件组中子部件一的个数、第二子部件组中子部件二的个数和第三子部件组中子部件三的个数，是分别根据各子部件的处理能力设计的，所述子部件二的个数分别少于所述子部件一和子部件三的个数；发明还提供一种实现解码的方法，通过使用该方法和电路减小了解码电路的规模。

主权项

1、一种实现解码的电路，该电路包括：数据缓存单元和纠错单元；所述数据缓存单元，用于接收码字，延迟设定周期后将所述码字输出到纠错单元；所述纠错单元，用于接收所述码字和所述码字的错误位置和错误值，对所述码字进行纠错处理，将所述经纠错处理的码字发送出去；其特征在于，该电路进一步包括：解码组合逻辑单元；所述解码组合逻辑单元包括：第一子部件组、第二子部件组和第三子部件组；所述第一子部件组中子部件一的个数、第二子部件组中子部件二的个数和第三子部件组中子部件三的个数，是分别根据各子部件的处理能力设计的，所述子部件二的个数分别少于所述子部件一和子部件三的个数；所述第一子部件组，用于接收码字，对所述码字进行余式计算和伴随式计算，将所述余式计算和伴随式计算的计算结果输出到第二子部件组；所述第二子部件组，用于接收第一子部件组输出的所述计算结果，对所述计算结果进行迭代计算，将所述迭代计算结果输出到第三子部件组；所述第三子部件组，用于接收所述迭代计算结果，求出错误位置和错误值，将所述错误位置和错误值输出到所述纠错单元。