[发明专利]时钟信号产生电路无效
| 申请号： | 200710001745.X | 申请日： | 2007-01-16 |
| 公开（公告）号： | CN101005276A | 公开（公告）日： | 2007-07-25 |
| 发明（设计）人： | 高井康浩 | 申请（专利权）人： | 尔必达存储器株式会社 |
| 主分类号： | H03K3/03 | 分类号： | H03K3/03;H03K3/354 |
| 代理公司： | 中原信达知识产权代理有限责任公司 | 代理人： | 陆锦华;谢丽娜 |
| 地址： | 日本*** | 国省代码： | 日本;JP |
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| 摘要： | 一种时钟信号产生电路，生成高速的4相时钟信号。同一构成的逻辑反相电路(10a、10b、10c、10d)各自具备PMOS晶体管(MP1)(以下简称MP1)、NMOS晶体管(MN1、MN2)(以下简称MN1、MN2)。MP1和MN1的栅极与输入端子(IN1)连接，MN2的栅极与输入端子(IN2)连接，MP1和MN1的漏极与输出端子(OUT)连接，MP1的源极与MN2的漏极连接，MN1的源极与可控制的电源(VC)连接，MN2的源极接地。逻辑反相电路(10a、10b、10c、10d)各自的输入端子(IN1和IN2)与逻辑反相电路(10b和10c、10c和10d、10d和10a、10a和10b)各自的输出端子(OUT)连接。 | ||
| 搜索关键词： | 时钟 信号 产生 电路 | ||
【主权项】：
1.一种时钟信号产生电路，其特征在于，具备第1～第4逻辑反相电路，上述第1～第4逻辑反相电路各自连接在第1及第2电源间，具备第1及第2输入端子和输出端子，各上述逻辑反相电路是在上述第1输入端子为第1电平的场合，输出端子成为第2电平，在上述第1及第2输入端子为第2电平的场合，输出端子成为第1电平的电路，上述第1～第4逻辑反相电路各自的第1输入端子分别与上述第2、第3、第4、第1逻辑反相电路的输出端子连接，上述第1～第4逻辑反相电路各自的第2输入端子分别与上述第3、第4、第1、第2逻辑反相电路的输出端子连接。
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