[发明专利]晶片级堆叠封装的制造方法有效
申请号: | 200710004749.3 | 申请日: | 2007-01-30 |
公开(公告)号: | CN101038883A | 公开(公告)日: | 2007-09-19 |
发明(设计)人: | 徐敏硕;金圣敏 | 申请(专利权)人: | 海力士半导体有限公司 |
主分类号: | H01L21/50 | 分类号: | H01L21/50;H01L21/60;H01L21/56 |
代理公司: | 北京市柳沈律师事务所 | 代理人: | 陶凤波 |
地址: | 韩国*** | 国省代码: | 韩国;KR |
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摘要: | 本发明提供了一种晶片级堆叠封装的制造方法,其包括制备具有第一和第二通路图案的第一和第二晶片。该第二晶片被贴附到第一晶片,使得第一和第二晶片的前面彼此面对,且第一和第二通路图案彼此连接。研磨并蚀刻第二晶片的背面,使得第二通路图案的下端暴露并突出。研磨并蚀刻第一晶片的背面,使得第一通路图案的下端暴露并突出。通过将具有堆叠的晶片的晶片级堆叠结构切割为芯片级而形成芯片级的堆叠结构。将所述芯片级堆叠结构贴附到具有电极端子的衬底。由于晶片在未背研磨的状态堆叠,可以防止在晶片被操作时晶片被损坏。 | ||
搜索关键词: | 晶片 堆叠 封装 制造 方法 | ||
【主权项】:
1、一种晶片级堆叠封装的制造方法,包括步骤:i)制备具有从其前面突出的第一通路图案的第一晶片和具有从其前面突出的第二通路图案的第二晶片;ii)将所述第二晶片贴附到第一晶片,使得所述第一和第二晶片的前面彼此面对,且第一和第二通路图案彼此连接;iii)研磨所述第二晶片的背面,使得第二通路图案的下端暴露;iv)通过蚀刻所述研磨的第二晶片的背面而将所述第二通路图案的下端突出;v)研磨所述第一晶片的背面,使得所述第一通路图案的下端暴露;vi)通过蚀刻所述研磨的第一晶片的背面而将所述第一通路图案的下端突出;vii)通过将具有堆叠的晶片的晶片级堆叠结构切割为芯片级而形成芯片级的堆叠结构;viii)将所述芯片级堆叠结构贴附到具有电极端子的衬底,使得所述第一通路图案连接到所述电极端子;ix)使用模制材料将包括芯片级堆叠结构的衬底的上表面模制;和x)将焊球贴附到所述衬底的下表面。
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H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置;专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
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