[发明专利]非易失性半导体存储器

摘要

由同一导电类型的MOS晶体管(N1、N2)构成与各字线分别对应地设置的子译码器元件。将子译码器元件配置成多个列，将形成子译码器元件的有源区(ARR)配置成在Y方向使其布局反转并且在X方向使之错开1个子译码器元件部分。调整子译码器元件的配置，以便不同时向沿Y方向邻接的栅电极之间(TG0－TG3)施加高电压。另外，形成子译码器元件组的阱区的阱电压(WELL)被设定为在该子译码器元件的晶体管的源极－衬底间处于较深的反向偏置状态的电压电平。在非易失性半导体存储器中，可抑制供给正或负的高电压的子译码电路(字线驱动电路)中的由寄生MOS导致的漏电。

主权项

1.一种非易失性半导体存储器，包括：存储单元阵列，具有排列成矩阵状的多个存储单元；多条字线，与各存储单元行对应地配置，并分别连接对应行的存储单元；子译码电路，包括与各字线对应地配置的子译码器元件，并根据源极信号的组和栅极信号的组来设定字线电压；块译码电路，根据地址信号生成所述源极信号；以及栅译码电路，根据地址信号生成所述栅极信号，所述每个子译码器元件，包括分别具有栅极、源极和漏极的同一导电类型的第1和第2晶体管，向所述第1和第2晶体管的栅极分别施加来自所述栅译码电路的第1和第2栅极信号，向所述第1和第2晶体管的源极分别施加来自所述块译码电路的第1和第2源极信号，所述第1和第2晶体管的漏极共同地与对应的字线耦合，还包括：衬底电位设定电路，与所述子译码器元件的晶体管的源极电位独立地设定形成所述子译码器元件的衬底区的电压。