[发明专利]高速双模16/17预分频器

摘要

高速双模16/17预分频器电路，属于高速频率合成器以及高频收发技术领域。该预分频器电路由三个正沿触发器、一个两输入或门、一个两输入与非门、一个三输入与非门和两个负沿触发器组成。其中，三个正沿触发器、两输入或门和两输入与非门构成的除4/5同步分频单元采用上升沿触发，两个负沿触发器构成的除4异步分频单元用下降沿触发，反馈控制逻辑单元采用三输入与非门。该预分频器电路消除了现有技术中，17分频时反馈路径对预分频器速度的影响，减少了反馈路径的延迟，从而避开产生反馈状态对同步4/5分频速度的影响，提高了预分频器的速度，解决了频率合成器的速度瓶颈问题，良好地实现预分频器的16/17的高速分频。

主权项

1.一种高速双模16/17预分频器，包括三个正沿触发器、一个两输入或门、一个两输入与非门，其特征在于它还包括两个负沿触发器和一个三输入与非门，其中：三输入与非门(15)的第一输入端接外电路输入外部控制信号(MCOUT)，其第二输入端、第三输入端分别对应连接所述两个负沿触发器的输出端(Q13)和(Q14)；两输入或门(16)的一个输入端连接三输入与非门(15)的输出端，另一个输入端连接第三正沿触发器(11)的输出端(Q11)，其输出端连接第一正沿触发器(12)的数据输入端(D12)；两输入与非门(17)的一个输入端接第一正沿触发器(12)的输出端(Q12)，另一个输入端接第三正沿触发器(11)的输出端(Q11)，输出端接第二正沿触发器(10)数据输入端(D10)；第二正沿触发器(10)的输出端(Q10)接第三正沿触发器(11)的数据输入端(D11)；第一负沿触发器(13)的时钟输入端(C13)接第二正沿触发器(10)的输出端(Q10)，其输出端(Q13)接第二负沿触发器(14)的时钟输入端(C14)；时钟信号(CLK)由所述三个正沿触发器的时钟输入端(C12)、(C10)和(C11)输入，本预分频器电路的输出信号(OUT)从第二负沿触发器(14)的输出端(Q14)引出。