[发明专利]具有多通道指令预取功能的存储控制电路

摘要

本发明公开了一种具有多通道指令预取功能的存储控制电路，涉及微处理器内部的存储控制电路。包括有两个指令预取缓冲器(L1、L2)，SDRAM/DRAM逻辑控制电路，总线接口，地址译码器，地址比较器，SDRAM/DRAM读写控制电路以及片外SDRAM/DRAM存储体等。两个通道指令预取缓冲器采用乒乓方式工作，从而使在读取片外SDRAM/DRAM存储体中的指令填充指令预取缓冲器时，消除了CAS的等待时间。同时采用两组指令预取缓冲器，减少了在程序出现循环时因打断当前正在工作的指令预取缓冲器，重新预取指令而增加的预充电和激活的等待时间。采用页面不命中惩罚控制电路，减少了在程序连续出现跳转时的预充电时间。

主权项

1、一种具有多通道指令预取功能的存储控制电路，包括总线接口，SDRAM/DRAM读写控制电路，地址译码器，片外SDRAM/DRAM存储体，SDRAM/DRAM读写控制电路发出SDRAM/DRAM读/写控制信号，完成对片外SDRAM/DRAM存储体的读写控制；其特征在于还包括有地址比较器，SDRAM/DRAM逻辑控制电路，至少两个通道的指令预取缓冲器(L1、L2)通过总线接口的数据总线为CPU中的指令寄存器提供需要执行的指令，全部的指令预取缓冲器(L1、L2)的字节数是片外SDRAM/DRAM存储体的页面字节的整数倍，SDRAM/DRAM逻辑控制电路控制SDRAM/DRAM读写控制电路工作；在CPU访问片外SDRAM/DRAM存储体读取指令时，通过总线接口向SDRAM/DRAM逻辑控制电路发出总线请求信号，并通过总线接口中的地址总线将地址传输给地址译码器，地址译码器在SDRAM/DRAM逻辑控制电路的控制下解析地址，并输出给地址比较器，地址比较器产生地址命中信号控制指令预取缓冲器(L1、L2)中的一个通道工作，为CPU提供需要执行的指令，地址比较器产生地址不命中信号传送给SDRAM/DRAM逻辑控制电路，用于打断CPU从指令预取缓冲器(L1、L2)中取指并让指令预取缓冲器(L1、L2)重新从片外SDRAM/DRAM存储体读取指令；地址比较器中寄存有指令预取缓冲器(L1、L2)中所存放指令的地址，当CPU取指时，总线接口传递来的地址总线信号经地址译码器译码送到地址比较器与所存放的地址进行比较，如果此时两者的地址相同，即地址命中，地址比较器产生地址命中信号，控制当前需要取指的指令预取缓冲器(L1、L2)中的一个通道缓冲器工作，并通过总线接口中的数据总线直接从当前工作的指令预取缓冲器(L1、L2)中的一个通道缓冲器取指令；如果CPU所需要执行的指令不在指令预取缓冲器(L1、L2)中，即执行了跳转指令，此时地址比较器经过地址比较产生地址不命中信号，并通知SDRAM/DRAM逻辑控制电路，打断指令预取动作，SDRAM/DRAM逻辑控制电路控制SDRAM/DRAM读写控制电路向片外SDRAM/DRAM存储体按其工作时序要求先发出预充电命令(Pr)将当前页面关闭，经预充电等待时间(Pt)延迟后，再发出激活命令(Ac)打开要访问的页面，经激活等待时间(At)延迟后，指令预取缓冲器(L1、L2)中的第一个通道指令预取缓冲器(L1)重新从跳转指令的目的地址处从片外SDRAM/DRAM存储体读取指令，其后指令预取缓冲器(L1、L2)中其他通道指令预取缓冲器顺序从片外SDRAM/DRAM存储体进行读取指令；当CPU顺序执行指令时，所需要执行的指令从指令预取缓冲器(L1、L2)中当前正在工作通道的缓冲器取完指令后，将转向指令预取缓冲器(L1、L2)中的下一个通道缓冲器去取指，所述的所有指令预取缓冲器(L1、L2)在地址比较器输出的地址命中信号控制下按顺序周而复始地交替方式工作；当CPU访问指令预取缓冲器(L1、L2)中当前正在工作通道的指令预取缓冲器时，SDRAM/DRAM逻辑控制电路将按照设定的时序逻辑主动通过SDRAM/DRAM读写控制电路向片外SDRAM/DRAM存储体发起读指令(RD)操作，以填充指令预取缓冲器(L1、L2)中的下一个通道指令预取缓冲器，保证当CPU访问完当前工作通道的指令预取缓冲器时，可以无CAS延迟地访问下一个通道指令预取缓冲器中存放的指令。