[发明专利]多速率多协议比特流处理器

摘要

一种多速率多协议比特流处理器，其中第一、二收发器用于分别对第一、第二协议比特流进行比特同步、时钟恢复、时钟倍频，第一、二包控制器用于对第一、第二协议比特流的数据包进行处理并转换成对应的第二、第一协议的比特流；第一协议串行比特流首先进入到第一收发器，再经过第一包控制器后又由第一收发器发送出，成为第二协议的串行比特流；第二协议串行比特流则首先进入到第一收发器，经过第二包控制器后又由第二收发器发送出，成为第一协议的串行比特流。本发明可以使两个传输速率不同、不同步并且传输协议不同的比特流进行高速通信。在数据传输的过程中同时完成协议的转换、纠错，与软件实现相比，本发明的效率更高，传输速度有质的飞跃。

主权项

一种多速率多协议比特流处理器，其特征在于：它包括第一收发器(1)、第二收发器(2)、第一包控制器(3)和第二包控制器(4)；其中，第一、二收发器(1、2)用于分别对第一、第二协议比特流进行比特同步、时钟恢复、时钟倍频，第一、二包控制器(3、4)用于对第一、第二协议比特流的数据包进行处理并转换成对应的第二、第一协议的比特流；第一协议串行比特流首先进入到第一收发器(1)，再经过第一包控制器(3)后又由第一收发器(1)发送出，成为第二协议的串行比特流；第二协议串行比特流则首先进入到第二收发器(2)，经过第二包控制器(4)后又由第二收发器(2)发送出，成为第一协议的串行比特流；其中，第一包控制器(3)和第二包控制器(4)的结构相同，均包括输入缓存(10)、差错控制器(5)、多路开关(6)、组包控制器(7)、输出缓存(8)、中心控制器(9)、8位总线接口(11)；其中，多路开关(6)用于有选择的连通输入缓存(10)、8位总线接口(11)和输出缓存(8)；输入缓存(10)用于接收来自收发器的数据，并在中心控制器(9)的控制下进行解包；差错控制器(5)用于判断帧是否发生错误；若发生错误进一步判断是帧类型、LLC数据长度字节、源地址还是目的地址发生错误并予以改正；组包控制器(7)在中心控制器(9)的控制下给LLC数据加上包头、帧类型、LLC数据长度字节、源地址、目的地址、校验位、包尾标志；输出缓存(8)用于在中心控制器(9)的控制下将LLC数据加上符合协议的包头标志、类型、校验位和尾标志按顺序从输出缓存(8)发送到收发器；8位总线接口(11)用来连通上位机，通过上位机程序对中心控制器(9)进行控制；中心控制器(9)包括4个状态，运行、复位、悬停和重启；当处于运行状态时，中心控制器(9)控制差错控制器(5)进行差错控制校验；控制输入缓存(10)的读地址指针读出LLC层的数据；通过控制多路开关(6)来控制输入缓存(10)、8位总线接口(11)、组包控制器(7)和输出缓存(8)之间的连通；通过控制组包控制器(7)来控制数据的组包；通过控制输出缓存(8)控制数据的发送次序。