[发明专利]一种数字异步时钟重建装置

摘要

本发明公开了一种数字异步时钟重建装置，由数字信号输入接口、数字信号输出接口、异步FIFO存储器，非易失性存储器、通用处理器、第一时钟分配器、第二时钟分配器、第一带通滤波器、第二带通滤波器、数字频率合成器和高速晶振器组成；本发明装置将输入数字信号的时钟与输出数字信号的时钟相互独立，针对输入数字信号的时钟抖动的不确定问题，使用异步缓冲机制将输出数据相对于输入数据作滞后处理，这样当输入数字信号时钟与输出数字信号时钟存在短期的频率或相位差别时，使用DDS重新生成输出时钟，利用时钟分配芯片进一步改善输出时钟的品质。利用通用处理器对DDS的输出频率进行微调，从而消除输入数字信号时钟与输出数字信号时钟的长期频率差别，避免异步缓冲器溢出或者全空。这样保证了输出数字信号时钟的抖动与输入时钟的抖动无关，只受多路DDS芯片和时钟分配芯片的输出抖动性能影响。

主权项

1、一种数字异步时钟重建装置，其特征在于：由数字信号输入接口(1)、数字信号输出接口(2)、异步FIFO存储器(3)，非易失性存储器(4)、通用处理器(5)、第一时钟分配器(6)、第二时钟分配器(10)、第一带通滤波器(7)、第二带通滤波器(11)、数字频率合成器(8)和高速晶振器(9)组成；所述异步FIFO存储器(3)接收由数字信号输入接口(1)输出的带抖动时钟信号D1，带抖动祯同步信号D2和原始数据D3，并将带抖动时钟信号D1和带抖动的祯同步信号D2作为存储触发信号，所述存储触发信号用以将所述原始数据D3按照先入先出方式存储于异步FIFO存储器(3)中；所述通用处理器(5)连续地读取异步FIFO存储器(3)中的数据个数字D6，并根据所述数据个数字D6改写通用处理器(5)输出的频率控制字D7、分频倍数控制字A D8、分频倍数控制字B D9；所述数字频率合成器(8)对接收的频率控制字D7与基准频率f0经直接数字频率合成处理后输出频率A f1给第一带通滤波器(7)，输出频率B f2给第二带通滤波器(11)；经滤波后的频率A f1输出给第一时钟分配器(6)，经滤波后的频率B f2 输出给第二时钟分配器(10)；所述第一时钟分配器(6)根据接收的分频倍数控制字A D8对滤波后的频率Af1进行分频处理获得重建祯同步信号D5；所述第二带通滤波器(11)根据接收的分频倍数控制字B D9对滤波后的频率Bf2进行分频处理获得重建时钟信号D4；所述异步FIFO存储器(3)根据接收的重建时钟信号D4、重建祯同步信号D5作为读取触发信号，所述读取触发信号用以将所述原始数据D3按照先入先出方式输出至数字信号输出接口(2)，并经数字信号输出接口(2)输出。