[发明专利]支持多速率多码长的串行低密度奇偶校验码译码器

摘要

本发明公开了一种支持多速率多码长的串行低密度奇偶校验码译码器。采用了改进后的分层式置信传播算法，加快了迭代译码的收敛速度；另外，本发明放弃了结构简单但却性能不佳的最小操作，而是改用近似最小操作，在不损失译码器性能的前提下，减少了串行译码器中存储器的使用量，减小了本模块在芯片上所占据的面积。本发明为无线通信中的LDPC译码提供了一种可支持不同长度的输入码字在多种编码速率上的串行译码方案。

主权项

1、一种支持多速率多码长的串行低密度奇偶校验码译码器，其特征在于：外部信号共分两路输入译码器，一路6位模式选择信号线连接到控制器上，另一路8位数据信号线连接一个道路选通器MUX上，控制器的另一路输入来自硬判决模块的输出its_end信号；控制器共输出三路控制信号，第一路输出连接到LQ地址译码器的输入端，第二路输出连接到Lr地址译码器的输入端，第三路输出连接到道路选通器MUX的switch开关上；道路选通器MUX的输出连接到LQ存储器的输入数据线上，而LQ存储器的输出数据线连接到减法器的被减数数据线上，Lr存储器的输出数据线连接到时序重排模块，时序重排模块的输出作为减数连接到减法器上；减法器输出端经过延时器接入加法器的一端，同时减法器输出端也要连接到消息处理模块的数据输入端；消息处理模块输出的消息信号一路连接到Lr存储器的数据输入线，另一路连接加法器的一端；加法器的输出分别连接到硬判决模块和MUX的数据输入线上；整个译码器的码字输出数据线连接到LQ存储器的输出数据线的最高位上。