[发明专利]TD－SCDMA及3G终端数字基带滤波器

摘要

本发明给出一种TD－SCDMA、B3G(Beyond 3G)、4G(第四代移动通信)终端的数字基带滤波器，该数字基带滤波器的基带滤波过程采用流水线技术实现，该流水线过程可划分成输入的I/Q数据的移位寄存、输入的I/Q数据的分组选择、查表获得相应滤波器抽头系数、各阶输入的I/Q数据的加权计算、加权后I/Q数据的累加等若干处理环节。本发明提出的这种数字基带滤波器给出了基带滤波的流水线处理过程各处理环节的时序同步实现方法。

主权项

1.一种TD-SCDMA、Beyond 3G、第四代移动通信终端的数字基带滤波器，其特征是，该数字基带滤波器由以下功能组件构成：(1)加权控制比特移位寄存器加权控制比特移位寄存器的输入端接收来自基带滤波器外部的加权控制比特信号pcg_on和码片定时使能信号chip_en，pcg_on信号按扩展码片时钟速率发送到加权控制比特移位寄存器，每个pcg_on信号将一位加权控制比特发送到加权控制比特移位寄存器。码片定时使能信号chip_en按照扩展码片时钟速率发送到加权控制比特移位寄存器；加权控制比特移位寄存器的输入端对外除了接收加权控制比特信号pcg_on和码片定时使能信号chip_en之外，还接收来自外部的16倍码片速率的工作时钟信号ckx16以及复位信号srst_b；加权控制比特移位寄存器根据收到的码片定时使能信号chip_en，对内部寄存的数据比特进行移位，并接收pcg_on信号，将新接收到的pcg_on信号的加权控制比特按寄存次序寄存在其存储空间中；加权控制比特移位寄存器的输出端包含12位并行数据线，分别对应于其自身保存的12个加权控制比特，这12根并行数据线分成4组，分别与加权控制比特分组输出选择器的4个输入端相连，加权控制比特移位寄存器的12比特数据通过这12根并行数据线直接输出到加权控制比特分组输出选择器；(2)I数据移位寄存器I数据移位寄存器的输入端接收来自基带滤波器外部的I矢量数据信号i_data和码片定时使能信号chip_en，i_data信号按扩展码片时钟速率发送到I数据移位寄存器，每个i_data信号将一个13比特的I矢量数据发送到I数据移位寄存器。码片定时使能信号chip_en按照扩展码片时钟速率发送到I数据移位寄存器；I数据移位寄存器的输入端对外除了接收I矢量数据信号i_data和码片定时使能信号chip_en之外，还接收来自外部的16倍码片速率的工作时钟信号ckx16以及复位信号srst_b；I数据移位寄存器根据收到的码片定时使能信号chip_en，对内部寄存的I矢量数据进行移位，并接收i_data信号，将新接收到的i_data信号的I矢量数据按接收到的I矢量数据的阶次序寄存在其存储空间中，每一阶寄存的I矢量数据包含13比特；I数据移位寄存器的输出端由4组并行的数据线构成，而其中每组又包含3排并行数据线，其中每排则包含13根并行数据线，其中每根数据线分别对应于每一阶寄存I矢量数据的每一比特位，也就是说，12阶的I数据移位寄存器中寄存的12阶I矢量数据被划分成4组输出，每组包含3个I矢量数据。I数据移位寄存器的输出端的4组并行输出数据线分别与I数据分组输出选择器的4个数据输入端相连，I数据分组输出选择器的每个数据输入端包含39根并行数据线，I数据移位寄存器的每一组的3阶I矢量数据通过相应的39根并行数据线直接输出到I数据分组输出选择器；(3)Q数据移位寄存器Q数据移位寄存器的输入端接收来自基带滤波器外部的Q矢量数据信号q_data和码片定时使能信号chip_en，q_data信号按扩展码片时钟速率发送到Q数据移位寄存器，每个q_data信号将一个13比特的Q矢量数据发送到Q数据移位寄存器，码片定时使能信号chip_en按照扩展码片时钟速率发送到Q数据移位寄存器；Q数据移位寄存器的输入端对外除了接收Q矢量数据信号q_data和码片定时使能信号chip_en之外，还接收来自外部的16倍码片速率的工作时钟信号ckx16以及复位信号srst_b；Q数据移位寄存器根据收到的码片定时使能信号chip_en，对内部寄存的Q矢量数据进行移位，并接收q_data信号，将新接收到的q_data信号的Q矢量数据按接收到的Q矢量数据的阶次序寄存在其存储空间中，每一阶寄存的Q矢量数据包含13比特；Q数据移位寄存器的输出端由4组并行的数据线构成，而其中每组又包含3排并行数据线，其中每排则包含13根并行数据线，其中每根数据线分别对应于每一阶寄存Q矢量数据的每一比特位，也就是说，12阶的Q数据移位寄存器中寄存的12阶Q矢量数据被划分成4组输出，每组包含3个Q矢量数据，Q数据移位寄存器的输出端的4组并行输出数据线分别与Q数据分组输出选择器的4个数据输入端相连，Q数据分组输出选择器的每个数据输入端包含39根并行数据线，Q数据移位寄存器的每一组的3阶Q矢量数据通过相应的39根并行数据线直接输出到Q数据分组输出选择器；(4)I数据分组输出选择器I数据分组输出选择器有4个数据输入端和一个数据输出端，每个数据输入端包含39根并行数据线，I数据分组输出选择器的数据输入端与I数据移位寄存器的输出端相连，其中每个数据输入端连接到I数据移位寄存器的一组输出，后者包含3个I矢量数据；除了接收来自I数据移位寄存器的4组输出之外，I数据分组输出选择器的选择控制信号输入端接收来自基带滤波器外部的数据分组选择信号phase_count[3:0]的最低2个比特，作为选择控制信号，数据分组选择信号phase_count[3:0]是一个用4根并行信号线表示的4比特信号，也就是说，I数据分组输出选择器接收数据分组选择信号phase_count[3:0]的选择控制信号输入端包含2根并行信号线；数据分组选择信号phase_count[3:0]按16倍码片时钟速率发送到I数据分组输出选择器，I数据分组输出选择器根据收到的数据分组选择信号phase_count[3:0]的最低2个比特，从来自I数据移位寄存器的4组输出中选择出其中的一组，输出到I数据颠倒输出选择器，I数据分组输出选择器的输出端包含39根并行数据线；(5)Q数据分组输出选择器Q数据分组输出选择器有4个数据输入端和一个数据输出端，每个数据输入端包含39根并行数据线，Q数据分组输出选择器的数据输入端与Q数据移位寄存器的输出端相连，其中每个数据输入端连接到Q数据移位寄存器的一组输出，后者包含3个Q矢量数据；除了接收来自Q数据移位寄存器的4组输出之外，Q数据分组输出选择器的选择控制信号输入端接收来自基带滤波器外部的数据分组选择信号phase_count[3:0]的最低2个比特，作为选择控制信号，数据分组选择信号phase_count[3:0]是一个用4根并行信号线表示的4比特信号，也就是说，Q数据分组输出选择器接收数据分组选择信号phase_count[3:0]的选择控制信号输入端包含2根并行信号线；数据分组选择信号phase_count[3:0]按16倍码片时钟速率发送到Q数据分组输出选择器，Q数据分组输出选择器根据收到的数据分组选择信号phase_count[3:0]的最低2个比特，从来自Q数据移位寄存器的4组输出中选择出其中的一组，输出到Q数据颠倒输出选择器，Q数据分组输出选择器的输出端包含39根并行数据线；(6)加权控制比特分组输出选择器加权控制比特分组输出选择器有4个数据输入端和一个数据输出端，每个数据输入端包含3根并行数据线，加权控制比特分组输出选择器的数据输入端与加权控制比特移位寄存器的输出端相连，其中每个数据输入端连接到加权控制比特移位寄存器的一组输出，后者包含3个加权控制比特；除了接收来自加权控制比特移位寄存器的4组输出之外，加权控制比特分组输出选择器的选择控制信号输入端接收来自基带滤波器外部的数据分组选择信号phase_count[3:0]的最低2个比特，作为选择控制信号，数据分组选择信号phase_count[3:0]是一个用4根并行信号线表示的4比特信号，也就是说，加权控制比特分组输出选择器接收数据分组选择信号phase_count[3:0]的选择控制信号输入端包含2根并行信号线；数据分组选择信号phase_count[3:0]按16倍码片时钟速率发送到加权控制比特分组输出选择器，加权控制比特分组输出选择器根据收到的数据分组选择信号phase_count[3:0]的最低2个比特，从来自加权控制比特移位寄存器的4组输出中选择出其中的一组，输出到加权控制比特输出颠倒选择器，加权控制比特分组输出选择器的输出端包含3根并行数据线；(7)存储滤波器抽头系数的可编程逻辑阵列PLA存储滤波器抽头系数的可编程逻辑阵列PLA用于存储滤波器抽头系数，该可编程逻辑阵列PLA有1个地址输入端和一个系数输出端，地址输入端包含3根并行数据线，可编程逻辑阵列PLA的地址输入端与可编程逻辑阵列PLA地址输入选择器的输出端相连，后者包含3根并行数据线；存储滤波器抽头系数的可编程逻辑阵列PLA除了拥有1个接收来自可编程逻辑阵列PLA地址输入选择器的地址信号的输入端之外，还拥有接收来自外部的16倍码片速率的工作时钟信号ckx16以及复位信号srst_b的输入端；来自可编程逻辑阵列PLA地址输入选择器的地址信号按16倍码片时钟速率发送到存储滤波器抽头系数的可编程逻辑阵列PLA，存储滤波器抽头系数的可编程逻辑阵列PLA根据收到的可编程逻辑阵列PLA地址输入选择器的地址信号，从自身存储的滤波器抽头系数选择出其中合适的一组，分别输出到I数据分组高比特位乘法器、I数据分组中比特位乘法器、I数据分组低比特位乘法器、Q数据分组高比特位乘法器、Q数据分组中比特位乘法器、Q数据分组低比特位乘法器，每一组滤波器抽头系数包含3个11比特的数据，其中每一个11比特的数据分别输出其所对应的上述6个乘法器中的1个；(8)可编程逻辑阵列PLA地址输入选择器可编程逻辑阵列PLA地址输入选择器用于选择可编程逻辑阵列PLA地址，该可编程逻辑阵列PLA地址输入选择器有2个数据输入端和一个选择控制输入端，以及1个输出端，这2个数据输入端的每一个包含3根并行数据线，并且这2个数据输入端的输入信号相互之间是“非”的关系，即其中一个输入端的输入信号是另外一个输入端的输入信号经过“非”门后的结果，上述不包含“非”门的输入信号，是来自基带滤波器外部的数据分组选择信号phase_count[3:0]的最低3个比特，而该可编程逻辑阵列PLA地址输入选择器的选择控制输入端的输入信号则是来自基带滤波器外部的数据分组选择信号phase_count[3:0]的最高比特；来自基带滤波器外部的数据分组选择信号phase_count[3:0]按16倍码片时钟速率发送到可编程逻辑阵列PLA地址输入选择器，可编程逻辑阵列PLA地址输入选择器在数据分组选择信号phase_count[3:0]的最高比特的控制下，从分组选择信号phase_count[3:0]的最低3个比特或者分组选择信号phase_count[3:0]的最低3个比特经过非门的结果中选择出合适的一组，输出到存储滤波器抽头系数的可编程逻辑阵列PLA，作为可编程逻辑阵列PLA的地址信号，其中每一组地址信号包含3个比特，分别用3根并行的信号线发送到存储滤波器抽头系数的可编程逻辑阵列PLA的地址输入端；(9)I数据颠倒输出选择器I数据颠倒输出选择器用于选择输出比特位颠倒的I数据，该I数据颠倒输出选择器有2个数据输入端和一个选择控制输入端，以及1个输出端，这2个数据输入端的每一个包含39根并行数据线，并且这2个数据输入端都与I数据分组输出选择器的输出端相连接，其中一个输入端中对应于每一个I矢量数据的13根数据线的排列顺序与I数据分组输出选择器输出的每一个I矢量数据的13根数据线的排列顺序相一致，而另外一个输入端中对应于每一个I矢量数据的13根数据线的排列顺序与I数据分组输出选择器输出的每一个I矢量数据的13根数据线的排列顺序相颠倒，即2个输入端的每一个I矢量数据的13根数据线的排列顺序正好颠倒，而该I数据颠倒输出选择器的选择控制输入端的输入信号则是来自基带滤波器外部的数据分组选择信号phase_count[3:0]的最高比特；来自基带滤波器外部的数据分组选择信号phase_count[3:0]的最高比特按16倍码片时钟速率发送到I数据颠倒输出选择器，I数据颠倒输出选择器在数据分组选择信号phase_count[3:0]的最高比特的控制下，从2个数据输入端的输入数据中选择出合适的一组，按照I矢量数据的排列次序分成3排，分别并行输出到I数据分组高比特位乘法器、I数据分组中比特位乘法器、I数据分组低比特位乘法器，其中每一排输出的数据线数目是13根；(10)Q数据颠倒输出选择器Q数据颠倒输出选择器用于选择输出比特位颠倒的Q数据，该Q数据颠倒输出选择器有2个数据输入端和一个选择控制输入端，以及1个输出端，这2个数据输入端的每一个包含39根并行数据线，并且这2个数据输入端都与Q数据分组输出选择器的输出端相连接，其中一个输入端中对应于每一个Q矢量数据的13根数据线的排列顺序与Q数据分组输出选择器输出的每一个Q矢量数据的13根数据线的排列顺序相一致，而另外一个输入端中对应于每一个Q矢量数据的13根数据线的排列顺序与Q数据分组输出选择器输出的每一个Q矢量数据的13根数据线的排列顺序相颠倒，即2个输入端的每一个Q矢量数据的13根数据线的排列顺序正好颠倒，而该Q数据颠倒输出选择器的选择控制输入端的输入信号则是来自基带滤波器外部的数据分组选择信号phase_count[3:0]的最高比特；来自基带滤波器外部的数据分组选择信号phase_count[3:0]的最高比特按16倍码片时钟速率发送到Q数据颠倒输出选择器，Q数据颠倒输出选择器在数据分组选择信号phase_count[3:0]的最高比特的控制下，从2个数据输入端的输入数据中选择出合适的一组，按照Q矢量数据的排列次序分成3排，分别并行输出到Q数据分组高比特位乘法器、Q数据分组中比特位乘法器、Q数据分组低比特位乘法器，其中每一排输出的数据线数目是13根；(11)加权控制比特输出颠倒选择器加权控制比特输出颠倒选择器用于选择输出比特位颠倒的加权控制比特，该加权控制比特输出颠倒选择器有2个数据输入端和一个选择控制输入端，以及1个输出端，这2个数据输入端的每一个包含3根并行数据线，并且这2个数据输入端都与加权控制比特分组输出选择器的输出端相连接，其中一个输入端中对应于每一组加权控制比特的3根数据线的排列顺序与加权控制比特分组输出选择器输出的每一组加权控制比特的3根数据线的排列顺序相一致，而另外一个输入端中对应于每一组加权控制比特的3根数据线的排列顺序与加权控制比特分组输出选择器输出的每一组加权控制比特的3根数据线的排列顺序相颠倒，即2个输入端的每一组加权控制比特的3根数据线的排列顺序正好颠倒，而该加权控制比特输出颠倒选择器的选择控制输入端的输入信号则是来自基带滤波器外部的数据分组选择信号phase_count[3:0]的最高比特；来自基带滤波器外部的数据分组选择信号phase_count[3:0]的最高比特按16倍码片时钟速率发送到加权控制比特输出颠倒选择器，加权控制比特输出颠倒选择器在数据分组选择信号phase_count[3:0]的最高比特的控制下，从2个数据输入端的输入数据中选择出合适的一组，按照加权控制比特的排列次序分成3个比特，分别并行输出到I数据分组高比特加权输出与门、I数据分组中比特加权输出与门、I数据分组低比特加权输出与门、Q数据分组高比特加权输出与门、Q数据分组中比特加权输出与门、Q数据分组低比特加权输出与门；(12)I数据分组高比特位乘法器I数据分组高比特位乘法器用于完成对每一组3阶I数据中的最高阶I数据进行加权，该I数据分组高比特位乘法器有2个数据输入端和1个输出端，这2个数据输入端中的一个与I数据颠倒输出选择器的最高阶I矢量数据输出端相连接，包含13根并行数据线，这2个数据输入端中的另一个与可编程逻辑阵列PLA地址输入选择器的最高11比特滤波器抽头系数输出端相连接，包含11根并行数据线，I数据分组高比特位乘法器的输出端包含24根并行数据线，作为I数据分组高比特加权输出与门的输入，与后者的输入端相连接；I数据分组高比特位乘法器除了拥有上述输入端之外，还拥有接收来自外部的16倍码片速率的工作时钟信号ckx16以及复位信号srst_b的输入端；I数据分组高比特位乘法器以16倍码片速率完成输入的最高阶I数据与最高11比特滤波器抽头系数相乘，相乘运算的结果是24比特的并行输出，每一次运算结果通过其输出端的24根并行数据线以16倍码片速率发送到I数据分组高比特加权输出与门；(13)I数据分组中比特位乘法器I数据分组中比特位乘法器用于完成对每一组3阶I数据中的中间一阶I数据进行加权，该I数据分组中比特位乘法器有2个数据输入端和1个输出端，这2个数据输入端中的一个与I数据颠倒输出选择器的中阶I矢量数据输出端相连接，包含13根并行数据线，这2个数据输入端中的另一个与可编程逻辑阵列PLA地址输入选择器的中间11比特滤波器抽头系数输出端相连接，包含11根并行数据线。I数据分组中比特位乘法器的输出端包含24根并行数据线，作为I数据分组中比特加权输出与门的输入，与后者的输入端相连接；I数据分组中比特位乘法器除了拥有上述输入端之外，还拥有接收来自外部的16倍码片速率的工作时钟信号ckx16以及复位信号srst_b的输入端；I数据分组中比特位乘法器以16倍码片速率完成输入的中阶I数据与中间11比特滤波器抽头系数相乘，相乘运算的结果是24比特的并行输出，每一次运算结果通过其输出端的24根并行数据线以16倍码片速率发送到I数据分组中比特加权输出与门；(14)I数据分组低比特位乘法器I数据分组低比特位乘法器用于完成对每一组3阶I数据中的最低一阶I数据进行加权，该I数据分组低比特位乘法器有2个数据输入端和1个输出端，这2个数据输入端中的一个与I数据颠倒输出选择器的最低一阶I矢量数据输出端相连接，包含13根并行数据线，这2个数据输入端中的另一个与可编程逻辑阵列PLA地址输入选择器的最低11比特滤波器抽头系数输出端相连接，包含11根并行数据线，I数据分组低比特位乘法器的输出端包含24根并行数据线，作为I数据分组低比特加权输出与门的输入，与后者的输入端相连接；I数据分组低比特位乘法器除了拥有上述输入端之外，还拥有接收来自外部的16倍码片速率的工作时钟信号ckx16以及复位信号srst_b的输入端；I数据分组低比特位乘法器以16倍码片速率完成输入的最低一阶I数据与最低11比特滤波器抽头系数相乘，相乘运算的结果是24比特的并行输出，每一次运算结果通过其输出端的24根并行数据线以16倍码片速率发送到I数据分组低比特加权输出与门；(15)Q数据分组高比特位乘法器Q数据分组高比特位乘法器用于完成对每一组3阶Q数据中的最高阶Q数据进行加权，该Q数据分组高比特位乘法器有2个数据输入端和1个输出端，这2个数据输入端中的一个与Q数据颠倒输出选择器的最高阶Q矢量数据输出端相连接，包含13根并行数据线，这2个数据输入端中的另一个与可编程逻辑阵列PLA地址输入选择器的最高11比特滤波器抽头系数输出端相连接，包含11根并行数据线，Q数据分组高比特位乘法器的输出端包含24根并行数据线，作为Q数据分组高比特加权输出与门的输入，与后者的输入端相连接；Q数据分组高比特位乘法器除了拥有上述输入端之外，还拥有接收来自外部的16倍码片速率的工作时钟信号ckx16以及复位信号srst_b的输入端；Q数据分组高比特位乘法器以16倍码片速率完成输入的最高阶Q数据与最高11比特滤波器抽头系数相乘，相乘运算的结果是24比特的并行输出，每一次运算结果通过其输出端的24根并行数据线以16倍码片速率发送到Q数据分组高比特加权输出与门；(16)Q数据分组中比特位乘法器Q数据分组中比特位乘法器用于完成对每一组3阶Q数据中的中间一阶Q数据进行加权，该Q数据分组中比特位乘法器有2个数据输入端和1个输出端，这2个数据输入端中的一个与Q数据颠倒输出选择器的中阶Q矢量数据输出端相连接，包含13根并行数据线，这2个数据输入端中的另一个与可编程逻辑阵列PLA地址输入选择器的中间11比特滤波器抽头系数输出端相连接，包含11根并行数据线，Q数据分组中比特位乘法器的输出端包含24根并行数据线，作为Q数据分组中比特加权输出与门的输入，与后者的输入端相连接；Q数据分组中比特位乘法器除了拥有上述输入端之外，还拥有接收来自外部的16倍码片速率的工作时钟信号ckx16以及复位信号srst_b的输入端；Q数据分组中比特位乘法器以16倍码片速率完成输入的中阶Q数据与中间11比特滤波器抽头系数相乘，相乘运算的结果是24比特的并行输出，每一次运算结果通过其输出端的24根并行数据线以16倍码片速率发送到Q数据分组中比特加权输出与门；(17)Q数据分组低比特位乘法器Q数据分组低比特位乘法器用于完成对每一组3阶Q数据中的最低一阶Q数据进行加权，该Q数据分组低比特位乘法器有2个数据输入端和1个输出端，这2个数据输入端中的一个与Q数据颠倒输出选择器的最低一阶Q矢量数据输出端相连接，包含13根并行数据线，这2个数据输入端中的另一个与可编程逻辑阵列PLA地址输入选择器的最低11比特滤波器抽头系数输出端相连接，包含11根并行数据线，Q数据分组低比特位乘法器的输出端包含24根并行数据线，作为Q数据分组低比特加权输出与门的输入，与后者的输入端相连接；Q数据分组低比特位乘法器除了拥有上述输入端之外，还拥有接收来自外部的16倍码片速率的工作时钟信号ckx16以及复位信号srst_b的输入端；Q数据分组低比特位乘法器以16倍码片速率完成输入的最低一阶Q数据与最低11比特滤波器抽头系数相乘，相乘运算的结果是24比特的并行输出，每一次运算结果通过其输出端的24根并行数据线以16倍码片速率发送到Q数据分组低比特加权输出与门；(18)I数据分组高比特加权输出与门I数据分组高比特加权输出与门用于控制加权后的最高阶I数据的输出，该I数据分组高比特加权输出与门有2个数据输入端和1个输出端，这2个数据输入端中的一个与I数据分组高比特位乘法器的输出端相连接，包含24根并行数据线，这2个数据输入端中的另一个与加权控制比特输出颠倒选择器的最高输出比特输出端相连接，包含1根数据线，I数据分组高比特加权输出与门的输出端包含24根并行数据线，每一根的输出分别与I数据分组高比特位乘法器相连的24根输入数据线中的相应一根的输入一致，并作为I数据加权输出累加器的输入，与后者的输入端相连接；I数据分组高比特加权输出与门在加权控制比特的控制下，或者以16倍码片速率将I数据分组高比特位乘法器的输出发送到I数据加权输出累加器，或者不发送；(19)I数据分组中比特加权输出与门I数据分组中比特加权输出与门用于控制加权后的中间阶I数据的输出，该I数据分组中比特加权输出与门有2个数据输入端和1个输出端，这2个数据输入端中的一个与I数据分组中比特位乘法器的输出端相连接，包含24根并行数据线，这2个数据输入端中的另一个与加权控制比特输出颠倒选择器的中间输出比特输出端相连接，包含1根数据线，I数据分组中比特加权输出与门的输出端包含24根并行数据线，每一根的输出分别与I数据分组中比特位乘法器相连的24根输入数据线中的相应一根的输入一致，并作为I数据加权输出累加器的输入，与后者的输入端相连接；I数据分组中比特加权输出与门在加权控制比特的控制下，或者以16倍码片速率将I数据分组中比特位乘法器的输出发送到I数据加权输出累加器，或者不发送；(20)I数据分组低比特加权输出与门I数据分组低比特加权输出与门用于控制加权后的最低阶I数据的输出，该I数据分组低比特加权输出与门有2个数据输入端和1个输出端，这2个数据输入端中的一个与I数据分组低比特位乘法器的输出端相连接，包含24根并行数据线，这2个数据输入端中的另一个与加权控制比特输出颠倒选择器的最低输出比特输出端相连接，包含1根数据线，I数据分组低比特加权输出与门的输出端包含24根并行数据线，每一根的输出分别与I数据分组低比特位乘法器相连的24根输入数据线中的相应一根的输入一致，并作为I数据加权输出累加器的输入，与后者的输入端相连接；I数据分组低比特加权输出与门在加权控制比特的控制下，或者以16倍码片速率将I数据分组低比特位乘法器的输出发送到I数据加权输出累加器，或者不发送；(21)Q数据分组高比特加权输出与门Q数据分组高比特加权输出与门用于控制加权后的最高阶Q数据的输出，该Q数据分组高比特加权输出与门有2个数据输入端和1个输出端，这2个数据输入端中的一个与Q数据分组高比特位乘法器的输出端相连接，包含24根并行数据线，这2个数据输入端中的另一个与加权控制比特输出颠倒选择器的最高输出比特输出端相连接，包含1根数据线，Q数据分组高比特加权输出与门的输出端包含24根并行数据线，每一根的输出分别与Q数据分组高比特位乘法器相连的24根输入数据线中的相应一根的输入一致，并作为Q数据加权输出累加器的输入，与后者的输入端相连接；Q数据分组高比特加权输出与门在加权控制比特的控制下，或者以16倍码片速率将Q数据分组高比特位乘法器的输出发送到Q数据加权输出累加器，或者不发送；(22)Q数据分组中比特加权输出与门Q数据分组中比特加权输出与门用于控制加权后的中间阶Q数据的输出，该Q数据分组中比特加权输出与门有2个数据输入端和1个输出端，这2个数据输入端中的一个与Q数据分组中比特位乘法器的输出端相连接，包含24根并行数据线，这2个数据输入端中的另一个与加权控制比特输出颠倒选择器的中间输出比特输出端相连接，包含1根数据线，Q数据分组中比特加权输出与门的输出端包含24根并行数据线，每一根的输出分别与Q数据分组中比特位乘法器相连的24根输入数据线中的相应一根的输入一致，并作为Q数据加权输出累加器的输入，与后者的输入端相连接；Q数据分组中比特加权输出与门在加权控制比特的控制下，或者以16倍码片速率将Q数据分组中比特位乘法器的输出发送到Q数据加权输出累加器，或者不发送；(23)Q数据分组低比特加权输出与门Q数据分组低比特加权输出与门用于控制加权后的最低阶Q数据的输出，该Q数据分组低比特加权输出与门有2个数据输入端和1个输出端，这2个数据输入端中的一个与Q数据分组低比特位乘法器的输出端相连接，包含24根并行数据线，这2个数据输入端中的另一个与加权控制比特输出颠倒选择器的最低输出比特输出端相连接，包含1根数据线，Q数据分组低比特加权输出与门的输出端包含24根并行数据线，每一根的输出分别与Q数据分组低比特位乘法器相连的24根输入数据线中的相应一根的输入一致，并作为Q数据加权输出累加器的输入，与后者的输入端相连接；Q数据分组低比特加权输出与门在加权控制比特的控制下，或者以16倍码片速率将Q数据分组低比特位乘法器的输出发送到Q数据加权输出累加器，或者不发送；(24)I数据加权输出累加器I数据加权输出累加器用于完成对来自I数据分组高比特加权输出与门、I数据分组中比特加权输出与门、I数据分组低比特加权输出与门的加权后的I数据进行累加，该I数据加权输出累加器有4个数据输入端和1个输出端，这4个数据输入端中的3个分别与I数据分组高比特加权输出与门、I数据分组中比特加权输出与门、I数据分组低比特加权输出与门的输出端相连接，每一个输入端包括24根并行的数据线，这4个数据输入端中的另一个与I数据滤波输出前置累加输出与门的输出端相连接，包含24根并行数据线，I数据加权输出累加器的输出端包含24根并行数据线，作为I数据滤波输出前置寄存器的输入，与后者的输入端相连接；I数据加权输出累加器除了拥有上述输入端之外，还拥有接收来自外部的16倍码片速率的工作时钟信号ckx16以及复位信号srst_b的输入端；I数据加权输出累加器在工作时钟信号的驱动下，依次在每一个工作时钟完成对4个数据输入端中相应一个输入端的I矢量数据与I数据滤波输出前置累加输出与门输出的矢量数据的累加，累加的结果作为I数据滤波输出前置寄存器的输入，以16倍码片速率发送到后者的输入端，输出后I数据加权输出累加器的值被清零，等待下一个时钟完成对下一个数据输入端的I矢量数据与I数据滤波输出前置累加输出与门输出的矢量数据进行累加；(25)Q数据加权输出累加器Q数据加权输出累加器用于完成对来自Q数据分组高比特加权输出与门、Q数据分组中比特加权输出与门、Q数据分组低比特加权输出与门的加权后的Q数据进行累加，该Q数据加权输出累加器有4个数据输入端和1个输出端，这4个数据输入端中的3个分别与Q数据分组高比特加权输出与门、Q数据分组中比特加权输出与门、Q数据分组低比特加权输出与门的输出端相连接，每一个输入端包括24根并行的数据线，这4个数据输入端中的另一个与Q数据滤波输出前置累加输出与门的输出端相连接，包含24根并行数据线，Q数据加权输出累加器的输出端包含24根并行数据线，作为Q数据滤波输出前置寄存器的输入，与后者的输入端相连接；Q数据加权输出累加器除了拥有上述输入端之外，还拥有接收来自外部的16倍码片速率的工作时钟信号ckx16以及复位信号srst_b的输入端；Q数据加权输出累加器在工作时钟信号的驱动下，依次在每一个工作时钟完成对4个数据输入端中相应一个输入端的Q矢量数据与Q数据滤波输出前置累加输出与门输出的矢量数据的累加，累加的结果作为Q数据滤波输出前置寄存器的输入，以16倍码片速率发送到后者的输入端，输出后Q数据加权输出累加器的值被清零，等待下一个时钟完成对下一个数据输入端的Q矢量数据与Q数据滤波输出前置累加输出与门输出的矢量数据进行累加；(26)I数据滤波输出前置寄存器I数据滤波输出前置寄存器用于完成对来自I数据加权输出累加器的I数据的前置寄存，I数据滤波输出前置寄存器有1个数据输入端和1个输出端，该数据输入端与I数据加权输出累加器的输出端相连接，包括24根并行的数据线，I数据滤波输出前置寄存器的输出端包含24根并行数据线，一方面作为I数据滤波输出前置累加输出与门的输入，与后者的输入端相连接，另一方面，该24根并行数据线中代表最高8比特的8根数据线作为I数据滤波输出后置寄存器的输入，与后者的输入端相连接；I数据滤波输出前置寄存器除了拥有上述输入端之外，还拥有接收来自外部的16倍码片速率的工作时钟信号ckx16以及复位信号srst_b的输入端；I数据滤波输出前置寄存器在工作时钟信号的驱动下，首先将寄存的数据发送到I数据滤波输出前置累加输出与门和I数据滤波输出后置寄存器的输入端，然后接收来自I数据加权输出累加器的I数据，并进行前置寄存；(27)I数据滤波输出前置累加输出与门I数据滤波输出前置累加输出与门用于将I数据滤波输出前置寄存器寄存的I数据反馈到I数据加权输出累加器，I数据滤波输出前置累加输出与门有2个输入端和1个输出端，2个输入端中的一个与I数据滤波输出前置寄存器的输出端相连接，包括24根并行的数据线。2个输入端中的另一个接收来自外部的4倍码片速率定时使能信号chipX4_en的反相信号，使得在4倍码片速率定时使能信号chipX4_en为高电平时，I数据滤波输出前置累加输出与门没有输出，I数据滤波输出前置累加输出与门包含24根并行数据线，每一根的输出分别与I数据滤波输出前置寄存器相连的24根输入数据线中的相应一根的输入一致，并作为I数据加权输出累加器的输入，与后者的输入端相连接；(28)Q数据滤波输出前置寄存器Q数据滤波输出前置寄存器用于完成对来自Q数据加权输出累加器的Q数据的前置寄存，Q数据滤波输出前置寄存器有1个数据输入端和1个输出端，该数据输入端与Q数据加权输出累加器的输出端相连接，包括24根并行的数据线，Q数据滤波输出前置寄存器的输出端包含24根并行数据线，一方面作为Q数据滤波输出前置累加输出与门的输入，与后者的输入端相连接，另一方面，该24根并行数据线中代表最高8比特的8根数据线作为Q数据滤波输出后置寄存器的输入，与后者的输入端相连接；Q数据滤波输出前置寄存器除了拥有上述输入端之外，还拥有接收来自外部的16倍码片速率的工作时钟信号ckx16以及复位信号srst_b的输入端；Q数据滤波输出前置寄存器在工作时钟信号的驱动下，首先将寄存的数据发送到Q数据滤波输出前置累加输出与门和Q数据滤波输出后置寄存器的输入端，然后接收来自Q数据加权输出累加器的Q数据，并进行前置寄存；(29)Q数据滤波输出前置累加输出与门Q数据滤波输出前置累加输出与门用于将Q数据滤波输出前置寄存器寄存的Q数据反馈到Q数据加权输出累加器，Q数据滤波输出前置累加输出与门有2个输入端和1个输出端，2个输入端中的一个与Q数据滤波输出前置寄存器的输出端相连接，包括24根并行的数据线，2个输入端中的另一个接收来自外部的4倍码片速率定时使能信号chipX4_en的反相信号，使得在4倍码片速率定时使能信号chipX4_en为高电平时，Q数据滤波输出前置累加输出与门没有输出，Q数据滤波输出前置累加输出与门包含24根并行数据线，每一根的输出分别与Q数据滤波输出前置寄存器相连的24根输入数据线中的相应一根的输入一致，并作为Q数据加权输出累加器的输入，与后者的输入端相连接；(30)I数据滤波输出后置寄存器I数据滤波输出后置寄存器用于完成对来自I数据滤波输出前置寄存器的I数据的后置寄存，I数据滤波输出后置寄存器有2个输入端和1个输出端。2个输入端中的1个与I数据滤波输出前置寄存器的输出端代表最高8比特的8根数据线相连接，包含8根并行数据线，2个输入端中的另1个接收来自外部的4倍码片速率定时使能信号chipX4_en，作为I数据滤波输出后置寄存器的使能信号，I数据滤波输出后置寄存器的输出端包含8根并行数据线，作为I/Q数据滤波输出复用器的输入，与后者的输入端相连接；I数据滤波输出后置寄存器除了拥有上述输入端之外，还拥有接收来自外部的16倍码片速率的工作时钟信号ckx16以及复位信号srst_b的输入端；I数据滤波输出后置寄存器在工作时钟信号和4倍码片速率定时使能信号chipX4_en的驱动下，首先将寄存的数据发送到I/Q数据滤波输出复用器的输入端，然后接收来自I数据滤波输出前置寄存器的I数据，并进行后置寄存；(31)Q数据滤波输出后置寄存器Q数据滤波输出后置寄存器用于完成对来自Q数据滤波输出前置寄存器的Q数据的后置寄存，Q数据滤波输出后置寄存器有2个输入端和1个输出端，2个输入端中的1个与Q数据滤波输出前置寄存器的输出端代表最高8比特的8根数据线相连接，包含8根并行数据线，2个输入端中的另1个接收来自外部的4倍码片速率定时使能信号chipX4_en，作为Q数据滤波输出后置寄存器的使能信号，Q数据滤波输出后置寄存器的输出端包含8根并行数据线，作为I/Q数据滤波输出复用器的输入，与后者的输入端相连接；Q数据滤波输出后置寄存器除了拥有上述输入端之外，还拥有接收来自外部的16倍码片速率的工作时钟信号ckx16以及复位信号srst_b的输入端；Q数据滤波输出后置寄存器在工作时钟信号和4倍码片速率定时使能信号chipX4_en的驱动下，首先将寄存的数据发送到I/Q数据滤波输出复用器的输入端，然后接收来自Q数据滤波输出前置寄存器的Q数据，并进行后置寄存；(32)I/Q数据滤波输出复用器I/Q数据滤波输出复用器用于完成对来自I/Q数据滤波输出后置寄存器的I/Q数据的复用和分时切换输出，I/Q数据滤波输出复用器有3个输入端和1个输出端，3个输入端中的2个分别与I数据滤波输出后置寄存器和Q数据滤波输出后置寄存器的输出端相连接，这2个输入端的每一个包含8根并行数据线，3个输入端中的另1个是选择控制信号输入端，接收来自外部的复用器输出选择控制信号mux_select，复用器输出选择控制信号mux_select以4倍码片速率发送到I/Q数据滤波输出复用器，I/Q数据滤波输出复用器的输出端包含8根并行数据线；I/Q数据滤波输出复用器在复用器输出选择控制信号mux_select的驱动下，对来自I/Q数据滤波输出后置寄存器的I/Q数据进行复用和分时切换输出，数字基带滤波器BBF最终输出的是按8倍扩展调制码片速率复用的8比特txiqdata[7:0]数据。