[发明专利]LDPC前向纠错解码器及其降低功耗的方法有效
| 申请号： | 200710094669.1 | 申请日： | 2007-12-28 |
| 公开（公告）号： | CN101472184A | 公开（公告）日： | 2009-07-01 |
| 发明（设计）人： | 潘国振;奚肇卿;王晶 | 申请（专利权）人： | 卓胜微电子（上海）有限公司 |
| 主分类号： | H04N7/64 | 分类号： | H04N7/64 |
| 代理公司： | 上海浦一知识产权代理有限公司 | 代理人： | 丁纪铁 |
| 地址： | 201203上海市浦东新区龙*** | 国省代码： | 上海;31 |
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| 摘要： | 本发明公开了一种LDPC前向纠错解码器，包括8个并联的FEC处理模块，每个FEC处理模块内包括LDPC解码模块和BCH校验模块，所述8个LDPC解码模块同时进行解码操作，任一LDPC解码模块在解码时对信息比特进行硬判并进行BCH校验；在LDPC解码模块、BCH校验模块中分别插入的门控时钟单元；通过所述门控时钟单元，根据门控时钟策略，在满足停止时钟的条件时，停止相应模块的时钟。本发明还公开了一种降低前向纠错解码器功耗的方法，包括BCH校验策略、LDPC停止迭代策略、N-1策略。本发明能够有效降低前向纠错解码器的功率消耗。 | ||
| 搜索关键词： | ldpc 纠错 解码器 及其 降低 功耗 方法 | ||
【主权项】：
1、一种地面电视国标解调芯片中LDPC前向纠错解码器，包括8个并联的FEC处理模块，每个FEC处理模块内包括LDPC解码模块和BCH校验模块，所述8个LDPC解码模块同时进行解码操作，任一LDPC解码模块在解码时对信息比特进行硬判并进行BCH校验；其特征在于：每个FEC处理模块划分为一个单独的时钟域，每个FEC处理模块的时钟域又划分为LDPC时钟域和BCH时钟域，共分为16个不同的时钟域；还包括为LDPC解码模块进行迭代时存放所需数据的SRAM访问模块；在LDPC解码模块、BCH校验模块以及SRAM访问模块中分别插入的门控时钟单元；通过所述门控时钟单元，根据门控时钟策略，在满足停止时钟的条件时，停止相应模块的时钟。
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