[发明专利]QC－LDPC译码器水平运算单元快速流水线级联结构

摘要

本发明涉及一种通用QC－LDPC译码器中水平运算器(HPU)的结构，其特征在于：通过级联结构，将复杂的水平运算器(HPU)分解成简单的基本运算单元(MIN单元)；该运算单元结构具有流水线结构，每一级的输出端对本级的运算结果进行锁存，然后并行的送入下一级的输入端；每一级的运算输出，同时直接送至输出控制单元，输出控制单元根据控制信息对输出进行选择，从而实现不同功能。

主权项

1.QC-LDPC译码器水平运算单元快速流水线级联结构，其特征在于，含有：运算单元、锁存器和一个输出控制单元在其中：运算单元，共有C级，其中：第一级运算单元，除了时钟输入之外，共有N个数据输入端口，分批地依次分配到M个运算器，M＜N，所述的N个数据输入端口接收QC-LDPC译码器中的垂直运算结果的储存单元QRAM输入的N个数据，在每个运算器中执行如下两部分运算：符号运算：该运算器中，每一个输出端口输出其余各输入端口中输入数据的符号的乘积，最小值运算：该运算器中，所述每一个输出端口输出其余各个端口中输入数据绝对值的最小值，所述的每一个运算器，还设有一个端口，其输出数据的值是该运算器中所有输入数据中绝对值最小的一个数据，其符号是排除该绝对值最小的数据后，其余各输入数据符号的乘积；第一级锁存器除了时钟输入以外，各个锁存器的输入端分别连接到所述的第一级运算单元中M个运算器的各个输出端，而各个锁存器的输出端与所述的输出控制单元中的数据输入端相连；第二级运算单元，是一个比较器组，由多层比较器级联构成，每个比较器有两个输入端和一个输出端，末层比较器的个数与第一级运算单元的输入数据的个数相等，该末层比较器中的每一个比较器，其第一个输入端直接与所述第一级锁存器中各项应锁存器的输出端相连，输入第一级运算单元中相应运算器除了所述相应锁存器所对应的那个运算其的输入值以外，其余各个输入数据中绝对值最小的一个数据，其符号是所述各个输入数据符号的积，该末层比较器中的每一个比较器的第二个输入端口输入数据是除了所述第一个输入端所对应的那个运算器的输入数据外，第一级运算单元中其他所有输入数据的绝对值最小的那个数据，其符号则是第一级运算单元中其他所有输入数据的符号之积；所述本级比较器中每个比较器的输出是其两各个输入数据中绝对值最小的那个数据，而符号则是该两个输入数据的符号之积；其余各级运算单元及锁存器，依次类推；输出控制单元，根据外部控制信号来选择性的输出，使水平运算单元工作在不同模式下，实现水平运算单元的复用。