[发明专利]集成电路芯片中的自纠错高速大范围梯状分频器

摘要

一种集成电路芯片中的自纠错高速大范围梯状分频器，涉及数字电路中的分频器技术，包括多级锁存器，其中前二级为基础模块，其余为可扩展模块；每级锁存器由一个高开通锁存器和一个低开通锁存器组成，其中一个锁存器设为输入锁存器，另一个锁存器设为输出锁存器；分频器中的各相邻锁存器的连接为异时钟开通锁存器相连接；在所述可扩展模块的锁存器连接中，设有逻辑表达式(见上式)，式中N＞n≥2，B_IN为第N级输入锁存器的传输门输入端，O_IN－1为第N－1级输入锁存器的输出端，S为第N级输入锁存器的选择信号输入端，O_ON为第N级输出锁存器的输出端，O_ON－n为第N－n级输出锁存器的输出端。这一结构就可以实现分频器完整的自纠错功能。

主权项

1、一种集成电路芯片中的自纠错高速大范围梯状分频器，包括多级锁存器，其特征在于，前二级为基础模块，其余为可扩展模块；每级锁存器由一个时钟高开通锁存器和一个时钟低开通锁存器组成，其中一个锁存器设为输入锁存器，另一个锁存器设为输出锁存器；所述分频器中的各相邻锁存器的连接为异时钟开通锁存器相连接，即高开通锁存器的输出端只能连接低开通锁存器的输入端，低开通锁存器的输出端只能连接高开通锁存器的输入端；所述基础模块用于偶数和奇数分频的选择；在所述基础模块的锁存器连接中，设有逻辑表达式$b_{I1}=\overline{O_{O1}*O_{I2}},$ 式中bI1为第一级输入锁存器的一输入端，OO1为第一级输出锁存器的输出端，OI2为第二级输入锁存器的输出端；另设有逻辑表达式$a_{I1}=\overline{O_{O1}},$ 式中aI1为第一级输入锁存器的另一输入端，OO1为第一级输出锁存器的输出端；第一级输出锁存器的输出端设为分频器的分频输出端，第二级输出锁存器的输出端连接第一级输出锁存器的一输入端，第二级输入锁存器的输出端连接第二级输出锁存器的输入端，第一级输入锁存器的输出端为基础模块的可扩展输出端，第二级输入锁存器的一输入端为基础模块的可扩展输入端；所述可扩展模块用于分频器分频范围的增加，其每级能够使分频器的分频范围增加二，所述基础模块的可扩展输出端和可扩展输入端分别连接第三级输入锁存器的输入端和第三级输出锁存器的输出端；在可扩展模块中，各级之间的输入锁存器相互连接，各级之间的输出锁存器相互连接，即前级输入锁存器的输出端连接后一级输入锁存器的输入端，前级输出锁存器的输入端连接后一级输出锁存器的输出端；以此类推，形成网格状，每级锁存器之中，输入锁存器的输出端连接本级中输出锁存器的另一输入端；所述各锁存器的输入端均为可选择输入端，由可编程模块控制，分频器通过控制循环计数环的大小，控制分频范围；在所述可扩展模块的锁存器连接中，设有逻辑表达式$B_{\mathrm{IN}}=\stackrel{‾}{\overline{O_{\mathrm{IN}-1}*S}*\stackrel{‾}{O_{\mathrm{ON}}*\overline{O_{\mathrm{ON}-n}}}},$ 式中N＞n≥2，BIN为第N级输入锁存器的传输门输入端，OIN-1为第N-1级输入锁存器的输出端，S为第N级输入锁存器的选择信号输入端，OON为第N级输出锁存器的输出端，OON-n为第N-n级输出锁存器的输出端。