[发明专利]DLL电路及包含DLL电路的半导体器件无效
| 申请号： | 200710148580.9 | 申请日： | 2007-08-29 |
| 公开（公告）号： | CN101136240A | 公开（公告）日： | 2008-03-05 |
| 发明（设计）人： | 藤泽宏树;泷下隆治 | 申请（专利权）人： | 尔必达存储器股份有限公司 |
| 主分类号： | G11C7/22 | 分类号： | G11C7/22;H03L7/18;G11C7/10 |
| 代理公司： | 中科专利商标代理有限责任公司 | 代理人： | 孙纪泉 |
| 地址： | 日本*** | 国省代码： | 日本;JP |
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| 摘要： | DLL电路包括：第一延时调节电路，调节第一分频信号CK1延时量；第二延时调节电路，调节第二分频信号CK2延时量；频率合成电路，对这些延时调节电路的输出进行合频，产生内部时钟信号，并向时钟树单元中的实际路径提供第二时钟信号；时钟驱动器，接收第一延时调节电路的输出，并将该输出提供给复制路径；以及第二时钟驱动器，接收第二延时调节电路的输出。这些时钟驱动器具有实质相同的电路结构。因此，即使在电源电压波动时，对于各分频信号的影响几乎相等。因而，可以防止DLL电路因电源电压波动所致的功能退化。 | ||
| 搜索关键词： | dll 电路 包含 半导体器件 | ||
【主权项】：
1.一种DLL电路，包括：分频电路单元，对第一时钟信号进行分频，产生具有相位差的至少第一和第二分频信号；第一延时调节电路，根据第一反馈信号调节第一分频信号延时量；第二延时调节电路，根据第二反馈信号调节第二分频信号延时量；频率合成电路，对至少第一和第二延时调节电路的输出进行合频，产生第二时钟信号，并向时钟树单元中的实际路径提供第二时钟信号；第一时钟驱动器，接收第一延时调节电路的输出，并将该输出提供给时钟树单元中的复制路径；以及第二时钟驱动器，接收第二延时调节电路的输出，其中第一时钟驱动器和第二时钟驱动器具有实质相同的电路结构。
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