[发明专利]高速非易失性存储器设备无效
| 申请号： | 200780021182.9 | 申请日： | 2007-06-01 |
| 公开（公告）号： | CN101467136A | 公开（公告）日： | 2009-06-24 |
| 发明（设计）人： | R·帕纳巴克 | 申请（专利权）人： | 微软公司 |
| 主分类号： | G06F13/28 | 分类号： | G06F13/28;G06F13/40;G06F13/16 |
| 代理公司： | 上海专利商标事务所有限公司 | 代理人： | 陈 斌 |
| 地址： | 美国华*** | 国省代码： | 美国;US |
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| 摘要： | 所描述的是高速非易失性存储器设备和技术，其包括经由接口耦合到诸如单独的闪存芯片或单个芯片的单独区域等各组非易失性存储的控制器。该控制器包括通过在接口之间交错写入，包括通过在接口之间并行写入，来处理任意大小的请求的逻辑。例如，数据可经由直接存取访问(DMA)传输来接收。该控制器维护信息以允许交错的数据在诸如通过DMA读回时被重新组装到其正确的相对位置。高速非易失性存储器设备由此提供允许个人计算机快速引导或从诸如休眠等降低功率状态中恢复的硬件设备和软件解决方案。高速非易失性存储器设备还可出于诸如高速缓存和文件存储等其他数据存储目的来使用。 | ||
| 搜索关键词： | 高速 非易失性存储器 设备 | ||
【主权项】：
1. 一种在计算环境中的方法，包括：接收涉及将数据写入非易失性存储设备的数据传输请求，其中要传输的数据无需匹配所述非易失性存储设备的数据格式要求；通过数据传输机制接收对应于所述请求的数据；转换所述数据以便写入多个非易失性存储设备接口，包括经由一个接口写入所述数据的一个部分，并且在经由所述一个接口写入所述数据的所述一个部分的同时，经由至少一个其它接口写入所述数据的另一个部分；以及维护与所述数据相关联的、跟踪所述数据的每一部分被写入哪个非易失性存储设备接口的信息。
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