[发明专利]实现并行数据排序的硬件电路及方法

摘要

本发明公开了一种实现并行数据排序的硬件电路及方法。将n个寄存器中每相邻两个单元编为一组，从编号为0的单元开始；对同一组内的两个单元中的数据进行比较，并将数值比较小的数据存储于编号较小的单元内，而值比较大的数据存储于编号较大的单元内；将编号为0的单元单独编为一组，从编号为1的单元开始将寄存器A中每相邻两个单元编为一组；对同一组内的两个单元中的数据进行比较，并将数值比较小的数据存储于编号较小的单元内，数值比较大的数据存储于编号较大的单元内；重复以上操作n次。采用本发明的上述电路及方法，极大的缩短了硬件排序所需周期数，可以实现在n个时钟周期内完成对n个数据的排序。

主权项

1、一种实现并行数据排序的硬件电路，其特征在于，包括：多个寄存器，每个寄存器具有两个数据输入端口i0、i1，一个数据选择端口Sel以及一个数据输出端口；当数据选择端口Sel为0时寄存器选择锁存端口i1的数据，而当数据选择端口Sel为1时寄存器选择锁存端口i0的数据；多个比较器，每个比较器有三个数据输入端口I0、I1、I2，一个数据选择端口Se以及两个数据输出端口L、S；当数据选择端口Se为0时，该比较器比较数据输入端口i0和i1的数据并将其中的大值输出到端口L上，而小值输出到端口S；当数据选择端口Se为1时，该比较器比较数据输入端口i1和i2的数据并将其中的大值输出到端口L，而小值输出到端口S；以及周期计数器，与所有寄存器的数据选择端口Sel以及所有比较器的数据选择端口Se分别相连。