[发明专利]一种数字式同步整流控制器

摘要

本发明提供了一种数字式同步整流控制器，它包括时钟提取电路1、自给供电电路2、高速K倍频开关频率恢复电路3、零电压开关ZVS同步整流控制运算电路4及驱动输出电路5、变压器11。它是通过在开关电源二次侧采用可靠的频率恢复和快速跟踪技术，得到准确的开关管工作状态参数；再通过数字运算电路的处理，得到的同步整流控制信号，并满足零电压开关(ZVS)的要求。与现有技术相比，具有使用灵活、适用范围广、控制精度高、对原有控制功能影响小等技术特点，同时它具有结构简单、易于集成或二次集成等应用特点。

主权项

1、一种数字式同步整流控制器，其特征包括时钟提取电路(1)、自给供电电路(2)、高速K倍频开关频率恢复电路(3)、零电压开关ZVS同步整流控制运算电路(4)及驱动输出电路(5)、变压器(11)；所述的数字式同步整流控制器有(3)个整体电路端口：0-1和0-2端口是变压器次级电压接入端口；0-3端口是同步整流控制输出端口；所述的数字式同步整流控制器以0-2端口的电位为公共参考电位；时钟提取电路(1)有2个端口：1-1端口是时钟提取电路(1)输入端口；1-2端口是时钟提取电路(1)输出端口；自给供电电路(2)有2个端口：2-1和2-2端口是自给供电电路(2)的输入端口；自给供电电路(2)稳压输出为同步整流控制器供电，定义为Vcc；高速K倍频开关频率恢复电路(3)有2个端口：3-1端口是高速K倍频开关频率恢复电路(3)的输入端口，3-2端口是高速K倍频开关频率恢复电路(3)的输出端口；零电压开关ZVS同步整流控制运算电路(4)有3个端口：4-1端口是从时钟提取电路(1)到ZVS同步整流控制运算电路(4)的输入端口；4-2端口是从高速K倍频开关频率恢复电路(3)到ZVS同步整流控制运算电路(4)输入端口；4-3端口是零电压开关ZVS同步整流控制运算电路(4)的输出端口；驱动输出电路(5)有2个端口：5-1端口是驱动输出电路(5)的输入端口；5-2端口是驱动输出电路(5)输出端口；电路连接关系是：0-1端口、1-1端口、2-1端口连接；0-2端口、2-2端口连接；1-2端口、3-1端口、4-1端口连接；3-2端口、4-2端口连接；4-3端口、5-1端口连接；5-2端口、0-3端口连接；所述的时钟提取电路(1)是一个过零检测电路；由电阻R1、R2、R3、R4、R5、运放U1、U2和变压器次级电压Vsec、供电电压Vcc、开关管工作频率fs组成；所述的自给供电电路(2)，由电容C1、C2、C3、C4、二极管D1、D2、D3，和变压器次级电压Vsec，小功率三端稳压器78L05，输出电压Va组成；所述的高速K倍频开关频率恢复电路(3)是一个锁相倍频器，由74HC4046和K倍分频器÷K、开关管工作频率fs，K倍开关管工作频率fr组成，74HC4046是锁相环电路由鉴相器、低通滤波器LPF、压控振荡器VCO组成；所述的零电压开关ZVS同步整流控制运算电路(4)，它包括一个与门(6)、加计数器(7)、寄存器(8)、加法器(9)、缓冲器a、缓冲器b、减计数器(10)；开关管工作频率fs经过非门反相后和K倍开关管工作频率fr经过与门进行“与”运算，与门的输出连接到加计数器，作为其时钟信号；同时加计数器进行复位，每个开关周期进行一次复位；加计数器输出连接到寄存器；寄存器的输出和常数Tad做为加法器的输入，加法器进行低位对齐的加法运算；加法器的输出连接到缓冲器a的输入；常数Td1连接到缓冲器b的输入；缓冲器a的输入控制端通过非门连接预选择信号，缓冲器b的输入控制端连接预选择信号；缓冲器a和缓冲器b的输出连接到减计数器的输入端；减计数器的计数时钟连接K倍开关管工作频率fr；减计数器的预置端连接预置触发信号；减计数器的借位输出端即为整流控制信号连接TPS2813给出同步整流MOSFET的控制信号。所述的驱动输出电路(5)，是一个驱动电路。