[发明专利]基于电压控制延迟单元的高速超低功耗比较器

摘要

基于电压控制延迟单元的高速超低功耗比较器属于超低功耗模拟数字转换器领域，其特征在于，在相同的时钟信号控制下，采用分别由若干级CSI电路串联构成的输入信号的电压－时间转换电路和参考信号的电压－时间转换电路来控制一个D触发器的翻转；当参考信号大于输入信号时，参考信号的电压－时间转换电路的输出先于输入信号的电压－时间转换电路的输出变成高电平，使D触发器翻转，在降低功耗的同时，也提高了比较器的工作速率。

主权项

1.基于电压控制延迟单元的高速超低功耗比较器，其特征在于，含有：基于电压控制延迟的电压-时间转换部分和触发输出部分，其中：所述基于电压控制延迟的电压-时间转换部分含有：输入信号的电压-时间转换电路和参考信号的电压-时间转换电路，其中：输入信号的电压-时间转换电路，由若干级CSI电路依次串联构成，每一级CSI电路含有一个PMOS管，第一NMOS管和第二NMOS管，所述PMOS管的漏极和所述第一NMOS管的源极相连，该第一NMOS的漏极和所述第二NMOS管的源极相连，在第一级CSI电路中，所述PMOS管的栅极和所述第一NMOS管的栅极相连后接入时钟控制信号CCLK，在最后一级CSI电路中，所述最后一个PMOS管的漏极和所述最后一个第一NMOS管的源极相连，作为所述输入信号的电压-时间转换电路输出端，前一级CSI电路中所述PMOS管的漏极同时和后一级CSI电路中的PMOS管的栅极、第一NMOS管的栅极相连；所述各级CSI电路中的所有的PMOS管的源极并联后接电原电压(VDD)，所有的第二NMOS管的漏极接地，而所有的第二NMOS管的栅极并联后接入输入信号(VIN)；参考信号的电压-时间转换电路，也由若干级另外的CSI电路依次串联构成，其中，每一级所述另外的一个CSI电路中含有一个PMOS管、第一NMOS管和第二NMOS管，该PMOS管的漏极和第一NMOS管的源极相连，该第一NMOS管的漏极和该第二NMOS管的源极相连，在第一级所述另外的一个CSI电路中，PMOS管的栅极和第一NMOS管的栅极相连后接入时钟控制信号CCLK，在最后一级所述另外一个的CSI电路中，最后一个PMOS管的漏极和最后一个第一NMOS管的源极相连，作为所述参考信号的电压-时间转换电路的输出端，在前一级所述另外的一个CSI电路中，前一级PMOS管的漏极同时和后一级的第一NMOS管的栅极和下一级的PMOS管的栅极相连；在所述另外的各级CSI电路中，所有PMOS管的源极并联后接电源电压(VDD)，所有的第二NMOS管的漏极共地，而所有第二NMOS管的栅极并联后接参考信号(VREF)；所述的触发输出部分，含有：串联的第一反相器(I1)和第二反相器(I2)，串联的第三反相器(I3)和第四反相器(I4)，以及一个D触发器(DFF)，其中，所述第一反相器(I1)的输入端和所述输入信号的电压-时间转换电路的输出端相连，而第二反相器(I2)的输出端和所述D触发器(DFF)的(D)端相连，所述第三反相器(I3)的输入端和所述参考信号的电压-时间转换电路的输出端相连，而第四反相器(I4)的输出端和所述D触发器(DFF)和(CLK)端相连；在复位模式下，时钟控制信号(CCLK)为低电平，所述整个电压延迟控制的电压-时间转换部分的输出为低电平，D触发器(DFF)的输出保持不变；在比较模式下，所述信号(CCLK)为高电平， 整个电压延迟的控制的电压-时间转换部分的输出为高电平，此时，如参考信号(VREF)的电压高于输入信号(VIN)的电压，参考信号的电压-时间转换电路的输出端首先变为高电平，并触发所连D触发器(DFF)，反之，则为输入信号的电压-时间转换器的输出端首先变为高电平，也能触发所连D触发器(DFF)。