[发明专利]并串转换器及其实现方法有效
| 申请号： | 200810126114.5 | 申请日： | 2008-06-26 |
| 公开（公告）号： | CN101615912A | 公开（公告）日： | 2009-12-30 |
| 发明（设计）人： | 张学海;易律凡;丁学伟 | 申请（专利权）人： | 中兴通讯股份有限公司 |
| 主分类号： | H03M9/00 | 分类号： | H03M9/00 |
| 代理公司： | 暂无信息 | 代理人： | 暂无信息 |
| 地址： | 518057广东省深圳市南山*** | 国省代码： | 广东;44 |
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| 摘要： | 本发明公开了一种并串转换器，包括低速串化模块、传输模块和高速串化模块。同时，本发明还提供了一种并串转换方法，包括确定工作模式和输出方式；第一工作模式下，对24n位低速并行输人数据进行低速串化，得到22n位高速并行数据；再对所述22n高速并行数据进行高速串化，得到一位高速串行输出数据；第二工作模式下，对24n位低速并行输人数据的低22n位数据进行并串转换，将得到的低22n位数据缓冲后，并根据确定的输出方式及设定的高速串化比例进行串化，得到1位高速串行输出数据。本发明所述并串转换器及其实现方法灵活性好、且电路损耗小。 | ||
| 搜索关键词： | 转换器 及其 实现 方法 | ||
【主权项】：
1、一种并串转换器，其特征在于，包括低速串化模块、传输模块和高速串化模块，其中：所述传输模块，用于根据模式选择信号确定当前工作模式，并根据控制信号确定输出方式，第一工作模式时，还用于向低速串化模块和高速串化模块提供所述输出方式；第二工作模式时，向高速串化模块提供所述输出方式，并关闭低速串化模块，根据设定的高速串化比例将24n位低速并行输入数据的低22n位数据输入缓冲模块；所述低速串化模块，第一工作模式时，用于根据所述输出方式、并根据设定的低速串化比例对24n位低速并行输入数据进行低速串化，得到22n位高速并行数据；所述高速串化模块，第一工作模式时，用于根据所述输出方式、并根据设定的高速串化比例对所述22n位高速并行数据进行串化，得到1位高速串行输出数据；第二工作模式时，用于根据所述输出方式及设定的高速串化比例对低22n位低速并行输入数据进行串化，得到1位高速串行输出数据；其中，n为自然数。
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